Для встраиваемых систем управления приводами
Пример
Архитектура микроконтроллеров ATmega603/103
Файл регистров быстрого доступа, содержит 32 8-разрядных рабочих регистра общего назначения связанных непосредственно с ALU. За один тактовый цикл из файла регистров выбираются два операнда, выполняется операция и результат вновь возвращается в файл регистров.
Шесть из 32 регистров могут быть использованы как три 16-разрядных регистра указателя косвенной адресации адресного пространства данных, обеспечивающие эффективное вычисление адресов. Один из этих указателей адреса используется, также, как указатель адреса для функции непрерывного просмотра таблиц. Эти 16-разрядные дополнительные регистры обозначаются X-регистр, Y-регистр и Z-регистр.
ALU поддерживает арифметические и логические операции между регистрами или между константой и регистром. Выполняются в ALU и операции с отдельными регистрами. На рисунке 1 показана AVR расширенная RISC архитектура микроконтроллеров ATmega603/103.
Рисунок 1. AVR Enhanced RISC архитектура микроконтроллеров ATmega603/103
В дополнение к операциям с регистрами, регистровый файл может использоваться и для обычной адресации памяти. Это объясняется тем, что файл регистров располагается по 32 самыми младшими адресами пространства данных, и к ним можно обращаться как к обычным ячейкам памяти.
Пространство памяти I/O содержит 64 адреса периферийных функций CPU таких как: регистры управления, таймеры/счетчики, аналого-цифровые преобразователи и другие I/O функции. К памяти I/O можно обращаться непосредственно или как к ячейкам пространства памяти соответствующим адресам регистра файлов $20 - $5F.
В микроконтроллерах AVR использованы принципы Гарвардской архитектуры - отдельные память и шины для программ и данных. При работе с памятью программ используется одноуровневый конвейер - в то время, как одна команда выполняется, следующая команда выбирается из памяти программ, Такой прием позволяет выполнять команду в каждом тактовом цикле. Памятью программ является внутрисистемно программируемая Flash память. За малым исключением AVR команды имеют формат одного 16-разрядного слова, в связи с чем каждый адрес памяти программ содержит одну 16-разрядную команду.
В процессе обработки прерываний и вызовов подпрограмм адрес возврата счетчика команд (PC) сохраняется в стеке. Стек размещается в SRAM данных и, следовательно размер стека ограничен только общим размером SRAM и уровнем ее использования. Все пользовательские программы в подпрограммах возврата (прежде, чем подпрограммы или прерывания будут выполняться) должны инициализировать указатель стека (SP). 16-разрядный указатель стека, с возможностью чтения/записи располагается в пространстве I/O.
AVR архитектура поддерживает пять различных режимов адресации 4000 байт SRAM данных.
Гибкий модуль обработки прерываний имеет в пространстве I/O свой управляющий регистр с дополнительным битом разрешения глобального прерывания в регистре статуса. Все прерывания имеют свои векторы прерывания в таблице векторов прерывания, располагаемой в начале памяти программ. Приоритеты прерываний соответствуют положению векторов прерываний - прерывание с наименьшим адресом вектора имеет наивысший приоритет.
Все пространства памяти AVR архитектуры линейны и регулярны.
ЭЛЕМЕНТНАЯ БАЗА
|
Основой микроэлектроники является интегральная микросхема, с использованием которой выполняются блоки и узлы устройств. В корпусе интегральной микросхемы все элементы соединены определенным образом. При поступлении на вход схемы сигнала на выходе выдаются сигналы, соответствующие выполняемой ею логической функции. Главной характеристикой микросхемы является степень интеграции, т.е. число элементов (вентилей) в корпусе. По степени интеграции микросхемы делятся на четыре класса: ИС — интегральные схемы, содержащие до 40 вентилей; СИС — средние интегральные схемы, содержащие сотни вентилей; БИС — большие интегральные схемы, содержащие тысячи вентилей; СБИС —сверхбольшие интегральные схемы, содержащие десятки тысяч вентилей.
ИС выполняют элементарные логические функции, а также служат для приема и передачи сигналов между узлами устройства или выхода на шину. На базе СИС формируют различного рода регистры, счетчики, дешифраторы, элементы памяти небольшого обьема и др. На основе БИС и СБИС формируют, как правило, микропроцессоры и узлы памяти большого объема.
Транзисторные ИС можно разделить на две группы: биполярные и типа металл—окисел (диэлектрик) — полупроводник (МОП).
ИС группы МОП по структуре бывают двух типов: р-МОП — с положительным (р) носителем и n-МОП с отрицательным (п) носителем. Помимо этого бывают комплектарные (взаимодополняющие) КМОП-структуры
Особенностью МОП-структур является малое потребление мощности, что позволяет увеличить степень интеграции.
ИС на основе биполярных транзисторов в зависимости от технологии изготовления бывают следующих модификаций: ТТЛ — (тиристорно- транзисторная логика); И2Л (интегральная инжекционная логика), ЭСЛ (эмиттерно-связанная логика), ИС с биполярными транзисторами имеют высокое быстродействие, однако степень интеграции этих схем ограничена потребляемой мощностью.
ИС, изготовленные по разным технологиям, имеют различные уровни входных н выходных сигналов. За стандартные приняты уровни ТТЛ-схем, рассчитанные на питание 5 В; при использовании других ИС предусматриваются переходные схемы преобразования уровней.
Пример.
Микросхема КР1533ТВ6
Микросхема КР1533ТВ6 представляет собой два JK-триггера, срабатывающих по отрицательному фронту тактового сигнала, с входами сброса. Низкий уровень напряжения на входе сброса R устанавливает прямой выход Q соответствующего триггера в состояние низкого уровня напряжения вне зависимости от логического состояния на других входах.
При наличии на входе сброса напряжения высокого уровня для правильной работы триггера требуется предварительная установка информации по входам J и К относительно отрицательного фронта тактового сигнала, а также
соответствующая выдержка информации после подачи отрицательного фронта синхросигнала С. При подаче на входы J и К напряжения высокого уровня триггер будет работать в качестве счетного.
Принципиальные отличия серии КР1533
Маломощные быстродействующие цифровые ИМС серии КР1533 предназначены для организации высокоскоростного обмена и обработки цифровой информации, временного и электрического согласования сигналов в вычислительных системах. Микросхемы по сравнению с известными сериями логических ТТЛ микросхем обладают минимальным значением произведения быстродействия на рассеиваемую мощность. Аналог- серия SN74ALS фирмы Texas Instruments.
Микросхемы изготавливаются по усовершенствованной эпитоксиально – планарной технологии с диодами Шоттки и окисной изоляцией, одно- и двухуровневой металлизированной разводкой на основе PtSi-TiW0AlSi.
Конструктивно микросхемы серии КР1533 выполнены в 14-, 16-, 20-, и 24- выводных стандартных пластмассовых корпусах типа 201, 14-1, 238.16-1, 2140.20-8, 2142.42-2.
Технические характеристики:
Стандартные ТТЛ входные и выходные уровни сигналов.
Напряжение питания 5,0 В ±10%.
Задержка на вентиль 4 нс.
Мощность потребления на вентиль 1мВт.
Тактовая частота до 70 мГц.
Выходной ток нагрузки низкого уровня до 24 мА.
Выходной ток нагрузки высокого уровня - 15 мА.
Гарантированные статические и динамические характеристики при емкости нагрузки 50 пФ в диапазоне температур от –10о С до +70о С и напряжений питания 5 В ±10%.
Устойчивость к статическому электричеству до 200 В.
Микросхема размещена в корпусе 201.14-1 и по основным электрическим параметрам превосходит аналог фирмы TI.
Для справки:
— емкость входа — не более 5 пФ по выводам 01, 04, 08, 11 и не более 6 пф по выводам 09, 10, 12, 13.
— допускается подключение к выходам емкости не более 200 пф, при этом нормы на динамические параметры не регламентируются;
— эксплуатация микросхем в режиме измерения iq, uqjjj не допускается;
— допустимое значение статического потенциала — 200 В;
— допускается кратковременное воздействие (в течение не более 5 мс) напряжения питания до 7 В;
— собственные резонансные частоты микросхем до 20 кГц отсутствуют;
— максимальное время фронта нарастания и время фронта спада входного импульса — не более 1 мкс, а по входу синхронизации не более 50 не.
Параметры временной диаграммы работы:
— длительность импульса по выводам 09, 12 (С) — не менее 20 не, по выводам 10, 13 (R) — не менее 25 не;
— время опережения установки информации по выводам 01, 04, 08, 10, 11. 13 (J, К, I — не активный фронт) относительно фронта спада на выводе 09, 12 (С) — не менее 20 не;
— время удержания информации на выводах 01, 04, 08, 1! (J, К) относительно спада на выводе 09, 12 (С) — не менее 0 не;
— максимальная тактовая частота на выводах 09, 12 (С) — не более 34 МГц.
Дополнительная информация:
— технические условия бК0.348.80бт35ТУ.
Условное графическое обозначениеКР1533ТВ
Таблица назначения выводов
| Номер вывода | Обозначение | Назначение |
| J1 | Вход управления J триггера Т1 | |
| Выход инверсный триггера Т1 | |
| Q1 | Выход прямой триггера Т1 | |
| K1 | Вход управляющий К триггера Т1 | |
| Q2 | Выход прямой триггера Т2 | |
| Выход инверсный триггера Т2 | |
| 0V | Общий вывод |