D-триггер (триггер задержки)

Триггером D-типа (триггером задержки) называют элементарный автомат Мура с двумя устойчивыми состояниями и одним входом D таким, что . Название D-триггера происходит от слова “ delay ” – задержка. Из определения следует, что состояние триггера в момент времени повторяет значение входного сигнала в момент времени t (отсюда и название триггера задержки).

D-триггер (триггер задержки) – запоминающий элемент с двумя устойчивыми состояниями и одним информационным входом.

Условное графическое изображение асинхронного D-триггера представлено на рис. 1. 13.

Рис. 1.13. Условное графическое изображение асинхронного D -триггера

Функция перехода асинхронного D-триггера задается таблицей истинности.

Таблица 1.7

В отличие от RS -триггера D -триггер имеет только режимы установки 1 и 0.

Характеристическое уравнение D -триггера означает, что логический сигнал повторяет значение сигнала, установленное на входе триггера в предшествующий момент времени.

Рассмотрим схему асинхронного D – триггера, представленную на рис. 1.14.

Рис. 1.14 Асинхронный D – триггер.

Благодаря включению элемента D₁ на входы RS – триггера поступают разнополярные сигналы (рис. 1.14, а), поэтому запрещённое состояние входных сигналов исключено. Но включение элемента D₁ приводит к тому, что сигнал на выходе Q появляется с определённой задержкой, как показано на рис. 1.14,б. Таким образом, в асинхронном D – триггере задержка определяется параметрами элементов схемы.

Асинхронный D -триггер практически не применяется, так как его выход будет просто повторять входной сигнал.

Синхронный D-триггер (рис. 1.15) задерживает распространение входного сигнала на время паузы между синхросигналами. В синхронном D-триггере при С = 0 триггер свое состояние не меняет, а при С=1 работает так же, как и асинхронный, то есть .

Рис. 1.15. Условное графическое изображение синхронного D -триггера.

Таблица истинности синхронного D-триггера достаточно проста, она приведена в табл. 1.8. Как видно из этой таблицы, этот триггер способен запоминать по синхросигналу и хранить один бит информации.

Таблица 1.8

Граф синхронного D-триггера приведён на рис. 1. 16

Рис. 1.16. Граф синхронного D -триггера.

D – триггер состоит из ЯП и ЛУ на двух логических элементах И-НЕ, как показано на рис. 1.17. Триггер устанавливается в состояние только с приходом тактирующего импульса С=1, поэтому задержка тактируемого D – триггера определяется временем прихода тактового импульса.

Рис. 1.17 Схема синхронного D-триггера.

Временные диаграммы синхронного D–триггера представлены на рис.1.18.

Рис.1.18 Временные диаграммы синхронного D–триггера.

Синхронный DV – тригер. В схеме D – триггера часто параллельно входу С изготавливается ещё один вход V, как показано на рисунке рис. 1.19. Такой триггер называется DV – триггером. При V=1 DV – триггер работает как обычный D – триггер, а при V=0 как бы защёлкивается и хранит ранее записанную информацию. Отсюда его второе название «триггер – защёлка», его УГО также показано на рисунке рис. 1.19.

Рис. 1.19 DV – тригер (защелка) и его УГО.

Временные диаграммы синхронного DV–триггера представлены на рис.1.20.

Рис. 1.20 Временные диаграммы синхронного DV-триггера (защелки).