Назначение и принцип построения четырехразрядных двоичных сумматоров с параллельным переносом

УСТРОЙСТВО СУММИРОВАНИЯ ДВОИЧНЫХ ЧИСЕЛ

Пояснительная записка

к курсовому проекту

по дисциплине

«ЦИФРОВЫЕ И МИКРОПРОЦЕССОРНЫЕ УСТРОЙСТВА»

 

 

Выполнила студентка гр. ТР021 А.С. Черноусова

Руководитель Н.М. Новикова

 

Минск 2012

 

 

 

ВВЕДЕНИЕ

 

Цифровые устройства и цифровые методы, реализованные на интегральных микросхемах разной степени интеграции, в том числе на микропроцессорных средствах, широко используются в цифровых системах передачи и распределения информации, в телевизионной, радиовещательной, радиоприемной и другой аппаратуре связи. Основной целью внедрения микропроцессорных средств вычислительной техники в связи заключается в повышении производительности труда работников отрасли с помощью автоматизации на основе средств вычислительной техники.

В данной теме курсового проекта рассматривается устройство суммирования двоичных чисел, которое широко используется в современной вычислительной технике для реализации сложения, умножения, деления и т. д. А также назначение узлов, входящих в структурную электрическую схему устройства.

От способа вводов кодов слагаемых сумматоры делятся на два типа: параллельного и последовательного действия. В сумматоры параллельного типа коды чисел вводятся в последовательной форме - разряд за разрядом (младшим разрядом вперед), в сумматоры последовательного типа каждого из слагаемых подается в параллельной форме - одновременно всеми разрядами.

Сумматор параллельного действия состоит из отдельных разрядов, каждый из которых содержит одноразрядный сумматор.

При подаче слагаемых цифры их разрядов поступают на соответствующие одноразрядные сумматоры. Каждый из одноразрядных сумматоров формирует на своих выходах цифру соответствующего разряда суммы и перенос, передаваемый на вход одноразрядного сумматора следующего (более старшего) разряда.

 

 

 

 

ТЕОРЕТИЧЕСКОЕ ОБОСНОВАНИЕ И ЛОГИЧЕСКОЕ ПРОЕКТИРОВАНИЕ УЗЛОВ УСТРОЙСТВА

Назначение и принцип построения четырехразрядных двоичных сумматоров с параллельным переносом

Основной операцией при выполнении арифметических действий в современных цифровых системах является сложение. Поэтому основным блоком операционных устройств обычно является сумматор, который используется также для вычитания, умножения, деления, преобразования чисел в дополнительный код, код “с избытком 3” и в ряде других операций [1, 2, 3].

Суммирование многоразрядных двоичных чисел производится путём их поразрядного сложения с переносом между разрядами. Поэтому основным узлом многоразрядных сумматоров является комбинационный одноразрядный сумматор, который выполняет арифметическое сложение одноразрядных двоичных чисел A_i, B_i и переноса из соседнего младшего разряда C_i, образуя на выходахзначение суммы S_i и переноса в старший разряд C_i+1.Условное графическое обозначение одноразрядного сумматора приведено на рисунке 1.

Рисунок 1 – Условное графическое обозначение одноразрядногосумматора

В таблице 1 приведена таблица истинности одноразрядного сумматора.

 

Таблица 1 – Таблица истинности одноразрядного сумматора

 

Ai	Bi	Ci	Si	Ci+1

 

Логические функции для выходов S_i и C_i+1 одноразрядного сумматора, записанные в СДНФ по данным таблицы 1, после минимизации имеют вид

 

(1)

(2)

 

Как следует из выражения (1), функцию S_i удобно реализовать с помощью двух логических элементов Исключающее ИЛИ, которые часто называют полусумматорами. Функциональная схема одноразрядного сумматора на основе двух полусумматоров показана на рисунке 2.

 

 

 

 

Рисунок 2 – Функциональная схема одноразрядного сумматора на основе двух полусумматоров

 

Для суммирования двух многоразрядных двоичных чисел на каждый разряд необходим один одноразрядный сумматор. Только в младшем разряде можно использовать полусумматор. На рисунке 3 приведена функциональная схема четырёхразрядного параллельного сумматора с последовательным переносом.

В её младшем разряде также используется полный одноразрядный сумматор. При этом наличие входа переноса C₀ позволяет рассматривать схему как четырёхразрядную секцию сумматора с большой разрядностью. Такая секция может быть реализована в виде микросхемы.

Существенным недостатком сумматоров с последовательным переносом является большая задержка () выходного сигнала C_n в цепи переноса, связанная с его последовательным прохождением через все одноразрядные сумматоры, каждый из которых имеет задержку переноса t_c. В результате t_Cn=nt_c, а задержка образования n-го разряда суммы t_Sn=t_S+(n - 1)t_C, где t_S – задержка суммы одноразрядногосумматора. При числе разрядов n>4…8 времена t_Sn, t_Cnоказываются весьма значительными,поэтому дляповышения быстродействия в сумматорах обычно применяют ускоренные способы формирования переноса.

 

Рисунок 3 – Функциональная схема четырёхразрядного параллельного сумматора с последовательным переносом

 

Наиболее часто используется одновременное (параллельное) формирование переноса для нескольких разрядов. При этом вводятся вспомогательные функции генерации переноса и распространения переноса .Тогда выражение (3) можно представить в следующем виде

 

(4)

 

Из выражения (4) следует, что сигнал переноса на выходе i-го разряда генерируется самим разрядом (G_i=1) при A_i=B_i=1 независимо от результата переноса из соседнего младшего разряда. Следовательно, можно передавать сигнал переноса для обработки старших разрядов, не дожидаясь окончания

формирования переносов из младших разрядов. Однако, если только один из сигналов A_i, B_i равен единице, то перенос в следующий разряд будет иметь место только при наличии переноса из предыдущего разряда (P_i=1, C_i=1). В этом случае Именно этот случай будет реализован, если значения функций G_i, P_i снимать с выходов первого полусумматора схемы, показанной на рисунке 4.

Таким образом, сигналы переноса в каждом разряде формируются одновременно в соответствии с выражением (4).

 

 

В обобщённом виде получаем

 

(5)

 

Для образования переносов C₁, C₂,…, C_i+1 необходимо предварительно получить функции P_i, G_i для каждого разряда. Как видно из выражения (5), сложность функций и, соответственно, схем формирования переноса C_i+1 быстро возрастает при увеличении числа разрядов i. Поэтому данный способ используется при .

Устройство, реализующее функции (5), называют схемой ускоренного переноса (СУП). На функциональных схемах его обозначают символом GRP.

Функциональная схема четырёхразрядной секции сумматора с ускоренным (параллельным) переносом показана на рисунке 6.

На рисунке 6 изменено условное графическое обозначение одноразрядных сумматоров, так как от них выход переноса C_i+1 не требуется, достаточно одного выхода суммы S. Для реализации ускоренного переноса в одноразрядные сумматоры необходимо ввести дополнительные логические элементы для формирования сигналов G_i, P_i в соответствии с выражением (4).

 

 

Рисунок 4 – Функциональная схема четырёхразрядной секции сумматора с ускоренным (параллельным) переносом

 

 

УСТРОЙСТВО СУММИРОВАНИЯ ДВОИЧНЫХ ЧИСЕЛ

 

2.1 Описание принципа работы заданной структурной электрической схемы устройства суммирования двоичных чисел

 

Структурная электрическая схема устройства суммирования двоичных чисел представлена на рисунке 5.

 

 

Рисунок 5 – Устройство суммирования двоичных чисел.

Схема электрическая структурная

 

Рассмотрим назначение узлов, входящих в структурную схему устройства.

 

 

Четырехразрядный двоичный сумматор с параллельным переносом Y3 предназначен для суммирования четырехразрядных двоичных чисел A и B, представленных разрядами a₃…a₀ и b₃…b₀. На выходе сумматора формируется четырехразрядная сумма S, представленная разрядами s₃…s₀, а также перенос C в пятый разряд.

Работа устройства синхронизируется тактовыми импульсами U_С, причем ввод слагаемых осуществляется по отрицательному перепаду сигнала синхронизации, суммирование – при низком уровне сигнала синхронизации, а вывод результата – по положительному перепаду.

Процесс функционирования устройства поясняется временной диаграммой, которая представлена на рисунке 6.

 

Рисунок 6 – Временная диаграмма, поясняющая процесс функционирования устройства

 

В момент времени t₁ по отрицательному перепаду тактового импульса U_С начинается ввод слагаемых. К моменту времени t₂ ввод заканчивается и начинается суммирование. К моменту времени t₃ суммирование заканчивается, и по положительному перепаду сигнала синхронизации U_С результат суммирования записывается в регистр Y4 и триггер переноса Y5.

При подаче низкого уровня напряжения на вход (рисунок 5) устройство сбрасывается в исходное нулевое состояние.

Рассмотрим пример суммирования двоичных чисел, заданных в шестнадцатеричной системе счисления[1]⁾.

Например, А = F₍₁₆₎ и B = 2₍₁₆₎. Переведем заданные числа в двоичную систему счисления и выполним суммирование:

 

								a3	a2	a1	a0
					A	=
				+
					B	=
								b3	b2	b1	b0
					A+B	=
							C	s3	s2	s1	s0

 

Таким образом, полный результат суммирования А + В = 11₍₁₆₎, так как имеется перенос C в пятый разряд.

 

2.2 Разработка логической схемы недвоичного счетчика с Кпер=12

 

Необходимое число триггеров будет определяться как минимальное n, удовлетворяющее неравенству пер. В данном случае число триггеров n=4.

Таблица переходов счётчика представлена в таблице 2.

В счётчике с коэффициентом пересчёта Kпер=12 двенадцать состояний, причём каждый двенадцатый импульс сбрасывает счётчик в нулевое состояние. Переход счётчика из текущего в следующее состояние связан с переключением триггеров. Для переключения триггеров в требуемые состояния на их входах J и K необходимы определённые уровни сигналов. В таблице 2 показаны все возможные переходы состояний триггера и требуемые для этих переходов уровни сигналов на входах J и K. На основании таблицы 2 в таблице 1 указаны уровни сигналов на входах J и K, которые обеспечивают переходы счётчика в следующее состояние.

 

Таблица 2 – Таблица переходов счётчика с коэффициентом пересчёта

K_пер=12

 

Номер входного импульса

Текущее состоя­ние

Следующее со­стояние

Уровни сигналов на входах триггеров

QQ4

QQ3

QQ2

QQ1

QQ4

QQ3

QQ2

QQ1

JJ1

KK1

JJ2

KK2

JJ3

KK3

JJ4

KK4

X

X

X

X

X

X

X

X

X

X

X

X

X

X

X

X

X

X

X

X

X

X

X

X

X

X

X

X

X

X

X

X

X

X

X

X

X

X

X

X

Х

Х

Х

Х

Х

Х

Х

Х

 

Таблица 3 – Таблица переходов JK-триггера

 

Вид перехода триггера	Уровни сигналов на входах
J	K
0®0		X
0®1		X
1®0	X
1®1	X
Примечание – Знак "X" означает произвольный уровень сигнала (0 или 1)

Пусть к моменту подачи первого импульса счётчик находился в состоя­нии 0000. Под действием этого импульса должно быть обеспечено новое состоя­ние 0001 (таблица 2). Следовательно, в триггере младшего разряда происходит переход вида 0®1, обеспечиваемый при следующих уровнях на информационных входах: J₁=1, K₁=X. В остальных триггерах происходит пере­ход вида 0®0, который обеспечивается уровнями J₂=0, K₂=X, J₃=0, K₃=X, J₄=0, K₄=X. Эти значения занесены в клетки карт Карно для входов J и K всех триг­геров, соответствующие состоянию счётчика 0000 и т. д. Пользуясь таблицей 1, можно заполнить карты Карно для входов J и K всех триггеров счётчика. При этом следует помнить, что уровни сигналов на входах J и K являют­ся логическими функциями текущего состояния триггеров и на картах Карно под Q₄, Q₃, Q₂, Q₁ понимается текущее состояние счётчика, т.е. перед поступлением на вход счётчика очередного импульса. На картах Карно знаком "Ф" обозначены неопределённые значения функций возбуждения входов J и K.

Следует помнить, что при минимизации не полностью заданных логиче­ских функций произвольные и неопределённые значения функции можно доопреде­лять с целью упрощения результата минимизации. Следовательно, на картах Карно при записи результата минимизации в МДНФ в замкнутые области следует объединять клетки заполненные единицами, а также произволь­ными и неопределёнными значениями логической функции.

 

Пусть к моменту подачи первого импульса счётчик находился в состоянии 0000. Под действием этого импульса должно быть обеспечено новое состояние 0001 (таблица 3). Следовательно, в триггере младшего разряда происходит переход вида 0®1, обеспечиваемый при следующих уровнях на информационных входах: J₁=1, K₁=X. В остальных триггерах происходит переход вида 0®0, который обеспечивается уровнями J₂=0, K₂=X, J₃=0, K₃=X, J₄=0, K₄=X. Эти значения занесены в клетки карт Карно для входов J и K всех триггеров, соответствующие состоянию счётчика 0000 и т. д. Пользуясь таблицей 1, можно заполнить карты Карно для входов J и K всех триггеров счётчика. При этом следует помнить, что уровни сигналов на входах J и K являются логическими функциями текущего состояния триггеров и на картах Карно под Q₄, Q₃, Q₂, Q₁ понимается текущее состояние счётчика, т.е. перед поступлением на вход счётчика очередного импульса. На картах Карно знаком "Ф" обозначены неопределённые значения функций возбуждения входов J и K.

Следует помнить, что при минимизации не полностью заданных логических функций произвольные и неопределённые значения функции можно доопределять с целью упрощения результата минимизации. Следовательно, на картах Карно при записи результата минимизации в МДНФ в замкнутые области следует объединять клетки заполненные единицами, а также произвольными и неопределёнными значениями логической функции.

 

J2=Q1

K2=Q1

K1=1

J1=1

 

	J1=Q0 Q3

J4=Q1·Q2·Q3

K4=Q1·Q2

K3=Q1·Q2

J3=Q1·Q2·Q4

Рисунок 7– Карты Карно для счетчика с коэффициентом пересчета К_пер=12

 

По картам Карно запишем следующие выражения для функций возбуждения входов J и K всех триггеров счётчика в МДНФ:

(1)

 

Логическая схема счётчика, построенная по логическим функциям (1), представлена на рисунке 7.

Рисунок 7 - Логическая схема счётчика с коэффициентом пересчета К_пер=12

 

Рисунок 8 – Временные диаграммы работы недвоичного счетчика с коэффициентом пересчета Kпер = 12