Правило склеивания (выполняется только по одной переменной)

A. Закон дополнительных элементов

Выражения этого закона широко используется для минимизации логических схем. Если удаётся выделить из общего выражения логической функции такие подвыражения, то можно сократить необходимое количество входов элементов цифровой схемы, а иногда и вообще свести всё выражение к логической константе.

B. Двойное отрицание

C. Закон отрицательной логики

Закон отрицательной логики справедлив для любого числа переменных. Этот закон позволяет реализовыватьлогическую функцию "И" при помощи логических элементов "ИЛИ" и наоборот: реализовывать логическую функцию "ИЛИ" при помощи логических элементов "И".

Комбинационные законы

Комбинационные законы алгебры логики во многом соответствуют комбинационным законам обычной алгебры, но есть и отличия.

A. закон тавтологии (многократное повторение)

X + X + X + X = X
X * X * X * X = X

Этот закон позволяет использовать логические элементы с большим количеством входов в качестве логических элементов с меньшим количеством входов.

B. закон переместительности

A + B + C + D = A + C + B + D

C. закон сочетательности

A + B + C + D = A + (B + C) + D = A + B + (C + D)

D. закон распределительности

X1(X2 + X3) = X1X2 + X1X3 X1 + X2X3 = (X1 + X2)(X1 + X3) = /докажем это путём раскрытия скобок/ =
= X1X1 + X1X3 + X1X2 + X2X3 = X1(1 + X3 + X2) + X2X3 = X1 + X2X3

Правило поглощения (одна переменная поглощает другие)

X1 + X1X2X3 =X1(1 + X2X3) = X1

Правило склеивания (выполняется только по одной переменной)

Также как в обычной математике в алгебре логики имеется старшинство операций. При этом первым выполняется:

1. Действие в скобках
2. Операция с одним операндом (одноместная операция) — "НЕ"
3. Конъюнкция — "И"
4. Дизъюнкция — "ИЛИ"
5. Сумма по модулю два.

Операции одного ранга выполняются слева направо в порядке написания логического выражения. Алгебра логики линейна и для неё справедлив принцип суперпозиции.

5.2.Синтез цифровых комбинационных схем по произвольной таблице истинности

Любая цифровая комбинационная схема (логическая схема без памяти) полностью описывается таблицей истинности. При этом не обязательно чтобы все комбинации входных цифровых сигналов были полезными. Возможна ситуация, когда только часть комбинаций входных логических сигналов является полезной. В этом случае выходные сигналы цифрового устройства для оставшихся комбинаций входных логических сигналов могут быть доопределены произвольно. Обычно при этом стараются выбирать цифровые значения выходных сигналов таким образом, чтобы схема цифрового устройства получилась простейшей.

Для реализации цифровых логических схем с произвольной таблицей истинности используется сочетание простейших логических элементов "И" "ИЛИ" "НЕ". Существует два способа синтеза цифровых схем, реализующих произвольную таблицу истинности. Это СКНФ (логическое произведение суммы входных сигналов) и СДНФ (сумма логических произведений входных сигналов).

При синтезе цифровой схемы, реализующей произвольную таблицу истинности, каждый выход анализируется (и строится схема) отдельно и независимо. Рассмотрим способ реализации произвольной таблицы истинности основанный на СДНФ.

Совершенная дизъюнктивная нормальная форма (СДНФ)

Для реализации таблицы истинности при помощи логических элементов "И" (СДНФ) достаточно рассмотреть только те строки таблицы истинности, которые содержат логические "1" в выходном сигнале. Строки, содержащие в выходном сигнале логический 0 в построении цифровой схемы не участвуют. Каждая строка, содержащая в выходном сигнале логическую "1", реализуется схемой логического элемента "И" с количеством входов, совпадающим с количеством входных сигналов в таблице истинности.

Входные сигналы, описанные в таблице истинности логической единицей, подаются на вход этого логического элемента непосредственно, а входные сигналы, описанные в таблице истинности логическим нулем, подаются на вход этого же логического элемента "И" через инверторы. Объединение сигналов с выходов логических элементов "И", реализующих отдельные строки таблицы истинности, производится при помощи логического элемента "ИЛИ". Количество входов в логическом элементе "ИЛИ" определяется количеством строк в таблице истинности, в которых в выходном сигнале присутствует логическая единица.

Рассмотрим конкретный пример. Пусть необходимо реализовать таблицу истинности, приведенную на рисунке 5.1:

Рисунок 5.1. Произвольная таблица истинности.

Для синтеза цифровой схемы, реализующей сигнал Out0, достаточно рассмотреть строки, выделенные красным цветом. В таблице истинности три строки, содержащие единицу в выходном сигнале Out0, поэтому в формуле СДНФ будет содержаться три произведения входных сигналов — термов, а точнее минитермов:

Так как количество переменных в каждом терме (ранг терма) данного логического выражения равно, то такое логическое выражение называется совершенным. (Совершенная Дизъюнктивная Нормальная Форма — СДНФ)

Полученное логическое выражение реализуются микросхемой D2 в схеме, приведенной на рисунке5. 2. Как и в формуле, каждая строка (терм) реализуется своим логическим элементом "И", затем выходы этих логических элементов объединяются при помощи логического элемента "ИЛИ". Количество входов логического элемента "И" (дизъюнкция) в СДНФ однозначно определяется количеством входных сигналов в таблице истинности. Количество этих элементов, а значит и количество входов в логическом элементе "ИЛИ" определяется количеством строк с единичным сигналом на реализуемом выходе цифровой схемы.

Рисунок 5.2 Принципиальная схема, реализующая таблицу истинности, приведенную на рисунке 5.1.

Для построения схемы, реализующей сигнал Out1, достаточно рассмотреть строки, выделенные зеленым цветом. Эти строки реализуются микросхемой D3. Принцип построения этой схемы не отличается от примера, рассмотренного выше. В таблице истинности присутствуют всего три строки, содержащие единицу в выходном сигнале Out1, поэтому в формуле СДНФ выхода Out1 будет содержаться три произведения входных сигналов:

Обычно при построении цифровых схем после реализации таблицы истинности производится минимизация схемы, но для упрощения понимания материала сейчас минимизация производиться не будет. Это оправдано еще и с той точки зрения, что неминимизированные схемы обычно обладают максимальным быстродействием. При реализации схемы на ТТЛ микросхемах быстродействие всего узла будет равно быстродействию одиночного инвертора (см. описание ТТЛ микросхем).

По СДНФ форме логического выражения обычно строятся современные микросхемы большой интеграции — программируемые логические интегральные схемы (ПЛИС), такие как программируемые логические матрицы (ПЛМ), программируемые матрицы логики ПМЛ или CPLD.

Совершенная конъюктивная нормальная форма (СКНФ)

Еще одним способом реализации цифровых комбинационных схем является запись логического выражения в совершенной конъюнктивной нормальной форме (СКНФ). Применение СКНФ оправдано при большом количестве логических единиц в выходном сигнале проектируемой цифровой схемы, как это показано в качестве примера в таблице истинности 2, или в ЭСЛ-микросхемах.

Таблица 5.1 Пример таблицы истинности 5.1

№ комбинации	Входы	Выходы
				A	b
	0	0	0	1	0
	0	1	0	0	0

Для реализации цифрового комбинационного устройства по таблице истинности при помощи логических элементов "ИЛИ" (СКНФ) достаточно рассмотреть только те строки таблицы истинности, которые содержат логические "0" в выходном сигнале. Строки, содержащие в выходном сигнале логическую "1" в построении логического выражения, а, следовательно, и принципиальной схемы цифрового устройства не участвуют. Каждая строка, содержащая в выходном сигнале логический "0", реализуется схемой логического элемента "ИЛИ" с количеством входов, совпадающим с количеством входных сигналов в таблице истинности.

Для построения схемы, реализующей сигнал Out0, достаточно рассмотреть строки, выделенные курсивом. В рассматриваемой таблице истинности имеются всего две строки, содержащие логический ноль в выходном сигнале a, поэтому в формуле СКНФ будет содержаться две суммы входных сигналов:

Входные сигналы, описанные в таблице истинности логическим нулём, подаются на вход этой схемы непосредственно, а входные сигналы, описанные в таблице истинности логической единицей, подаются на логического элемента "ИЛИ" через инверторы. Объединение сигналов с выходов схем "ИЛИ", реализующих отдельные строки таблицы истинности, производится при помощи схемы логического элемента "И". Количество входов в схеме "И" определяется количеством строк в таблице истинности, в которых в выходном сигнале присутствует логическая единица.

Полученная формула в схеме на рисунке 5ю3 реализуются микросхемой D2.

Рис.5.3.

Для построения схемы, реализующей сигнал b, достаточно рассмотреть строки, выделенные жирным шрифтом. Эти строки в схеме на рисунке 5.3 реализуются микросхемой D3. Принцип построения этой схемы не отличается от примера, рассмотренного выше. В таблице истинности присутствуют всего две строки, содержащие ноль в выходном сигнале b, поэтому в формуле СКНФ выхода b будет содержаться две суммы входных сигналов:

Минимизация булевых функций

Булевы функции в СДНФ и в СКНФ обычно избыточны. Поэтому этапу построения схемы должно предшествовать упрощение формул или минимизация. Цель минимизации – получить минимально необходимое количество логических элементов в схеме. В основу минимизации положены правила и законы булевой алгебры. Чаще других применяется теорема склеивания:

Для применения этой теоремы в функции, представленной в СДНФ отыскиваются слагаемые, отличающиеся только одним аргументом, и склеиваются. Когда все операции склеивания выполнены, можно проверить возможность применения закона поглощения. Для примера проведем минимизацию функции (17.4). Добавим в выражение (17.4) еще два слагаемых . От этого значение функции не изменится (правило 3).

Проведем группирование и возможные склеивания:

(17.6)

Вместо четырех слагаемых третьего ранга (17.4) получили три слагаемых второго ранга. Схема, соответствующая (17.6) приведена на рис. 17.6.

В инженерной практике для минимизации логических функций, как правило, применяют карты (матрицы) Карно. Карта Карно представляет прямоугольник, разбитый на квадраты. Число квадратов равно числу возможных комбинаций, т. е. . Каждый квадрат соответствует определенной комбинации аргументов (см. рис. 17.7а). Комбинации соседних квадратов должны отличаться не более чем одним аргументом. Для примера на рис.17.7а все возможные комбинации функции Внесены в квадраты карты Карно.

В целях минимизации карта Карно заполняется "1" и "0". Знак "1" записывается в тот квадрат, комбинация которого соответствует значению F = 1. В остальные квадраты записываются "0" (рис. 17.7б). После заполнения

 

квадраты с "1" объединяют в контуры. Объединить можно 2, 4, 8 квадратов и т. д. Это равносильно объединению слагаемых функции для склеивания. Каждый квадрат может входить в несколько соседних контуров. Возможно объединение крайних квадратов на противоположных сторонах карты.

Объединением двух квадратов исключается один аргумент, четырех квадратов – два аргумента и т. д. В минимизированном выражении функции остаются только те аргументы, значение которых одинаково во всех квадратах контура. Например, для рис. 17.7б результат минимизации будет иметь вид

 

 

и полностью совпадает с выражением (17.6).

 

5.3.Дешифраторы (декодеры)

Декодеры (дешифраторы) позволяют преобразовывать одни виды бинарных кодов в другие. Например, преобразовывать позиционный двоичный код в линейный восьмеричный или шестнадцатеричный. Преобразование производится по правилам, описанным в таблицах истинности, поэтому построение дешифраторов не представляет трудностей. Для построения дешифратора можно воспользоваться правилами синтеза логической схемы для произвольной таблицы истинности.

Десятичный дешифратор (декодер)

Рассмотрим пример построения дешифратора (декодера) из двоичного кода в десятичный. Десятичный код обычно отображается одним битом на одну десятичную цифру. Это классический пример, иллюстрирующий, что нулями и единицами описываются не только двоичные коды. В десятичном коде десять цифр, поэтому для отображения одного десятичного разряда требуется десять выходов дешифратора. Около каждого разряда десятичного кода подписана десятичная цифра, которую отображает логическая единица в этом разряде. На входе дешифратора двоичный код записывается в соответствии с правилами двоичной системы счисления. Таблица истинности десятичного декодера приведена в таблице 35.2.

Таблица 5.2. Таблица истинности десятичного декодера.

Входы

Выходы

В соответствии с принципами построения схемы по произвольной таблице истинности получим схему декодера, реализующего таблицу истинности, приведённую в таблице 5.2. Эта схема приведена на рисунке 5.4.

Рисунок 5.4. Принципиальная схема двоично-десятичного дешифратора (декодера).

Как видно на этой схеме для реализации каждой строки таблицы истинности потребовалась схема "4И". Схема "ИЛИ" не потребовалась, так как в таблице истинности на каждом выходе присутствует только одна единица.

Дешифраторы выпускаются в виде отдельных микросхем или используются в составе других микросхем. В настоящее время десятичные или восьмеричные дешифраторы используются в основном как составная часть других микросхем, таких как мультиплексоры, демультиплексоры, ПЗУ или ОЗУ.

Условно-графическое обозначение микросхемы дешифратора на принципиальных схемах приведено на рисунке 3.2. На этом рисунке приведено обозначение двоично-десятичного дешифратора, полная внутренняя принципиальная принципиальная схема которого изображена на рисунке 5.4.

Рисунок 5.5 Условно-графическое обозначение двоично-десятичного дешифратора.

Точно таким же образом можно получить принципиальную схему и для любого другого декодера (дешифратора). Наиболее распространены схемы восьмеричных и шестнадцатеричных дешифраторов.

5.4.Мультиплексоры

Мультиплексорами называются устройства, которые позволяют подключать несколько входов к одному выходу. Демультиплексорами называются устройства, которые позволяют подключать один вход к нескольким выходам. В простейшем случае такую коммутацию можно осуществить при помощи ключей:

Рисунок 5.6. Коммутатор (мультиплексор), собранный на ключах.

В цифровых схемах требуется управлять ключами при помощи логических уровней. То есть нужно подобрать устройство, которое могло бы выполнять функции электронного ключа с электронным управлением цифровым сигналом.

Особенности построения мультиплексоров на ТТЛ элементах

Попробуем заставить работать в качестве электронного ключа уже знакомые нам логические элементы. Рассмотрим таблицу истинности логического элемента "И". При этом один из входов логического элемента "И" будем рассматривать как информационный вход электронного ключа, а другой вход — как управляющий. Так как оба входа логического элемента "И" эквивалентны, то не важно какой из них будет управляющим входом.

Пусть вход X будет управляющим, а Y — информационным. Для простоты рассуждений, разделим таблицу истинности на две части в зависимости от уровня логического сигнала на управляющем входе X.

По таблице истинности отчетливо видно, что пока на управляющий вход X подан нулевой логический уровень, сигнал, поданный на вход Y, на выход Out не проходит. При подаче на управляющий вход X логической единицы, сигнал, поступающий на вход Y, появляется на выходе Out.

Это означает, что логический элемент "И" можно использовать в качестве электронного ключа. При этом не важно какой из входов элемента "И" будет использоваться в качестве управляющего входа, а какой — в качестве информационного. Остается только объединить выходы логических элементов "И" в один выход. Это делается при помощи логического элемента "ИЛИ" точно так же как и при построении схемы по произвольной таблице истинности. Получившийся вариант схемы коммутатора с управлением логическими уровнями приведен на рисунке 5.2.

Рисунок 5.7. Принципиальная схема мультиплексора, выполненая на логических элементах.

В реальных схемах в состав мультиплексора обычно включают двоичный дешифратор. Это позволяет управлять переключением информационных входов при помощи двоичных кодов, подаваемых на управляющие входы. Количество информационных входов в таких схемах выбирают кратным степени числа два.

Рисунок 5.8. Принципиальная схема мультиплексора, управляемого двоичным кодом.

Условно-графическое обозначение четырёхвходового мультиплексора с двоичным управлением приведено на рисунке 5.4. Входы A0 и A1 являются управляющими входами мультиплексора, определяющими адрес входного сигнала, который будет соединён с выходным выводом мультиплексора Y. Сами входные сигналы обозначены как X0, X1, X2 и X3.

Рисунок 5.9. Условно графическое обозначение четырёхвходового мультиплексора.

В условно-графическом обозначении названия информационных входов A, B, C и D заменены названиями X0, X1, X2 и X3, а название выхода Out заменено на название Y. Такое название входов и выходов более распространено в отечественной литературе. Адресные входы обозначены как A0 и A1.

Условно-графическое обозначение мультиплексоров не зависит от технологии изготовления микросхем

5.5 Демультиплексоры

Демультиплексорами называются устройства, которые позволяют подключать один вход к нескольким выходам. Демультиплексор можно построить на основе точно таких же схем логического "И", как и при построении мультиплексора. Существенным отличием от мультиплексора является возможность объединения нескольких входов в один без дополнительных схем.

Схема демультиплексора приведена на рисунке 6.1. В этой схеме для выбора конкретного выхода демультиплексора, как и в мультиплексоре, используется двоичный дешифратор.

Рисунок 5.10 Принципиальная схема демультиплексора, управляемого двоичным кодом.

Однако, если рассмотреть принципиальную схему самого дешифратора, то можно значительно упростить демультиплексор. Достаточно просто к каждому логическому элементу 'И', входящему в состав дешифратора просто добавить ещё один вход – In. Такую схему часто называют дешифратором с входом разрешения работы. Условно-графическое изображение демультиплексора приведено на рисунке 5.11.

Рисунок 5.11. Условно графическое обозначение демультиплексора с четырьмя выходами.

В этом обозначении вход In обозначен как вход E, а выходы не названы никак, оставлены только их номера.

5.6.Генераторы периодических сигналов

При работе цифровых схем часто возникает задача синхронизации моментов изменения или записи сигналов. Для этого можно воспользоваться любым известным генератором периодических сигналов.Генератор, в принципе, может быть построен на любом усилительном элементе, охваченном положительной обратной связью. Обобщённая схема генератора незатухающих колебаний приведена на рисунке 5.12.

Рисунок 5.12. Схема генератора.

Для самовозбуждения колебаний в такой схеме необходимо выполнить два условия:

1. Баланс фаз
2. Баланс амплитуд

Баланс амплитуд выполняется в случае, когда произведение коэффициента усиления усилителя K и коэффициента передачи цепи обратной связи b будет больше единицы:

Баланс фаз выполняется, если сумма фазового сдвига усилителя и фазового сдвига цепи обратной связи φ будет равным нулю или 360°:

В качестве усилительного элемента можно использовать любое устройство, обладающее усилением, в том числе транзистор или операционный усилитель. Однако в этом случае потребуется специальное устройство преобразования выходного сигнала генератора к цифровым логическим уровням, используемым в разрабатываемой схеме.

Намного проще было бы использовать для построения тактовых генераторов логические элементы. Так как любые логические элементы обладают усилением, то для построения генераторов можно использовать как инверторы, так и схемы логического "И-НЕ" и "ИЛИ-НЕ". В некоторых случаях для построения генераторов используют даже триггеры. Так как от параметров усилительного элемента в значительной степени зависят параметры генератора, то рассмотрим логический инвертор с точки зрения усилительных параметров.

Рисунок 1.3. Амплитудно-частотная характеристика инвертора 74LVC1GU04.

Как видно из приведённых характеристик, коэффициент усиления инвертора зависит от напряжения питания. Чем меньше напряжение питания микросхемы, тем меньше результирующий коэффициент усиления инвертора.

Кроме того, на амплитудно-частотной характеристике явно наблюдается спад коэффициента усиления на частотах выше 5 МГц. Тем не менее, схема инвертора вполне пригодна для построения генераторов, работающих на частотах вплоть до сотни мегагерц.

 

Генератор можно построить и на основе одиночного логического инвертора. Как уже говорилось в предыдущих главах, любой логический элемент обладает усилением. Этим будет обеспечен баланс амплитуд. Баланс фаз обеспечим точно так же, как и в предыдущей схеме генератора. Схема ёмкостной трёхточки, построенной на основе логического инвертора, приведена на рисунке 5.12.

Рисунок 5.12. Ёмкостная трёхточка, выполненная на логическом инверторе.

Для самопроизвольного возникновения колебаний в схеме генератора необходимо перевести логический элемент в усилительный режим. Для этого инвертор необходимо охватить отрицательной обратной связью по постоянному току. В приведённой на рисунке 2.2 схеме это осуществляется замыканием входа и выхода микросхемы через активное сопротивление индуктивности L1.

Сигнал на выходе первого инвертора благодаря фильтрующим свойствам контура тоже будет синусоидальным. Второй инвертор используется для преобразования формы выходного напряжения к прямоугольной и доведения уровня генерируемого сигнала до цифровых логических уровней. Иными словами, он используется в качестве усилителя-ограничителя.

Известно, что стабильность колебаний LC генератора невысока. Намного большей стабильностью обладают кварцевые генераторы. Схему на одном инверторе можно использовать и для построения кварцевых генераторов. В этом случае, в ёмкостной трёхточке вместо индуктивности следует включить кварцевый резонатор. Схема кварцевого генератора на одном логическом инверторе приведена на рисунке 5.13.

Рисунок 5.13. Схема кварцевого генератора, выполненная на логическом инверторе.

5.7.Мультивибраторы

Еще одной распространённой схемой генераторов на логических элементах является схема мультивибратора. В этой схеме для реализации положительной обратной связи используется два инвертора. Каждый из усилителей осуществляет поворот фазы генерируемого сигнала на 180°. В результате реализуется баланс фаз. Схема мультивибратора приведена на рисунке 3.1.

Рисунок 5.14. Схема мультивибратора, выполненная на двух логических инверторах.

Коэффициент усиления каждого из усилителей определяется соотношением резисторов R2/R1 и R4/R3. В этой схеме возможна независимая регулировка частоты и скважности генерируемых колебаний. Длительность импульсов и длительность паузы между импульсами регулируется независимо при помощи RC цепочек R1 C2 и R3 C1. Период следования импульсов Т определяется как сумма двух времен заряда конденсаторов:

Т = t_зар1 + t_зар2,

где t_зар1 = R2C2 ln(U¹/U_пор);
t_зар2 = R4C1 ln(U¹/U_пор).

В схеме на мультивибраторе можно использовать и кварцевую стабилизацию частоты. Для этого нужно кварцевый резонатор включить в цепь обратной связи. Схема мультивибратора с кварцевой стабилизацией частоты приведена на рисунке 3.4.

Рисунок 5.14. Схема мультивибратора с кварцевой стабилизацией частоты.

При применении такой схемы кварцевого генератора следует учитывать, что кварцевый резонатор в ней работает на частоте последовательного резонанса, которая отличается от частоты параллельного резонанса, используемого в осцилляторной схеме генератора.

5.8.Одновибраторы (ждущие мультивибраторы)

При работе с цифровыми устройствами достаточно часто требуется формировать импульсы определённой длительности. Эту задачу выполняют специальные устройства — формирователи импульсов. Простейшие формирователи импульсов могут быть реализованы на логических элементах.

Укорачивающие одновибраторы

Рассмотрим схему, приведённую на рисунке 5.15.

Рисунок 5.15. Схема укорачивающего одновибратора (ждущего мультивибратора).

Если бы логические элементы не обладали задержкой, то на выходе такой схемы постоянно присутствовал единичный логический уровень. Однако это не так. Сигнал на выходе инвертора задержан по отношению к его входу. Временные диаграммы сигналов на входе и выходе инвертора, а также на выходе схемы логического элемента "И" приведены на рисунке 5.16.

Рисунок 5.16. Временные диаграммы укорачивающего одновибратора.

Как видно из этих временных диаграмм, одновибратор, схема которого приведена на рисунке 5.1, вырабатывает одиночный импульс по переднему фронту входного сигнала. Длительность импульса на выходе такой схемы будет равна времени задержки инвертора.

Если требуется длительность выходного импульса, большая времени задержки одиночного инвертора, то можно применить дополнительные элементы задержки на пассивных RC элементах. Пример подобной схемы одновибратора приведён на рисунке 5.3, а временные диаграммы этой схемы — на рисунке 5.4.

Рисунок 5.17. Схема укорачивающего одновибратора с использованием RC элементов задержки.

Расширяющие одновибраторы (ждущие мультивибраторы)

В расширяющих одновибраторах (ждущих мультивибраторах) длительность входного (запускающего) импульса должна быть короче длительности формируемого импульса.

Схема расширяющего одновибратора приведена на рисунке 5. Он выполнен на двух логических элементах. Схема охвачена положительной обратной связью, так как выход второго элемента соединен с входом первого.

Рисунок 5.18. Схема расширяющего одновибратора (ждущего мультивибратора).

В исходном состоянии на выходе элемента D2 имеется уровень логической единицы, а на выходе элемента D1 — уровень логического нуля, так как на обоих его входах присутствуют логические единицы. При поступлении на вход запускающего импульса с нулевым потенциалом, на выходе первого логического элемента появится уровень логической единицы, который через конденсатор С поступит на вход второго логического элемента. Логический элемент D2 инвертирует этот сигнал и уровень «0» по цепи обратной связи подается на второй вход логического элемента D1. Теперь даже если на входе снова появится уровень логической единицы, на выходе логического элемента D1 будет сохраняться высокое напряжение.

На выходе элемента D2 уровень логического нуля будет присутствовать до тех пор, пока конденсатор C не зарядится до уровня U_c = U¹ – U_пор, а напряжение на резисторе R не достигнет порогового уровня U_пор(рисунок 4).

Длительность выходного импульса одновибратора может быть определена с помощью выражения

где R _вых — выходное сопротивление первого элемента.
U _пор — пороговое напряжение логического элемента.

6.Последовательностные устройства (цифровые устройства с памятью)

6.1.Триггеры

Триггеры предназначены для запоминания двоичной информации. Использование триггеров позволяет реализовывать устройства оперативной памяти (то есть памяти, информация в которой хранится только на время вычислений). Однако триггеры могут использоваться и для построения некоторых цифровых устройств с памятью, таких как счётчики, преобразователи последовательного кода в параллельный или цифровые линии задержки.

Простейшая схема, позволяющая запоминать двоичную информацию, может быть построена на двухинверторах, охваченных положительной обратной связью. Эта схема приведена на рисунке 1.1

Рисунок 6.1 Схема простейшего триггера, построенного на инверторах.

В этой схеме может быть только два состояния – на выходе Q присутствует логическая единица и на выходе Q присутствует логический ноль. Если логическая единица присутствует на выходе Q, то на инверсном выходе будет присутствовать логический ноль, который после очередного инвертирования подтверждает уровень логической единицы на выходе Q. И наоборот, если на выходе Q присутствует логический ноль, то на инверсном выходе будет присутствовать логическая единица.

Такая ситуация будет сохраняться до тех пор пока включено питание. Но вот вопрос — а как записывать в такой триггер информацию? Нам потребуются входы записи нуля и записи единицы. Триггер с подобной возможностью получил название RS триггер. Его мы рассмотрим в следующей главе.

6.1.1.RS триггер

RS триггер получил название по названию своих входов. Вход S (Set — установить англ.) позволяет устанавливать выход триггера Q в единичное состояние. Вход R (Reset — сбросить англ.) позволяет сбрасывать выход триггера Q (Quit — выход англ.) в нулевое состояние.

Для реализации RS триггера воспользуемся логическими элементами "2И-НЕ". Его принципиальная схема приведена на рисунке 2.2

Рисунок 6.2 Схема простейшего RS триггера на схемах "2И-НЕ". Входы R и S инверсные (активный уровень'0').

подробнее. Пусть на входы R и S подаются единичные потенциалы. Если на выходе верхнего логического элемента "2И-НЕ" Q присутствует логический ноль, то на выходе нижнего логического элемента "2И-НЕ" появится логическая единица. Эта единица подтвердит логический ноль на выходе Q. Если на выходе верхнего логического элемента "2И-НЕ" Q первоначально присутствует логическая единица, то на выходе нижнего логического элемента "2И-НЕ" появится логический ноль. Этот ноль подтвердит логическую единицу на выходе Q. То есть при единичных входных уровнях схема RS триггера работает точно так же как и схема на инверторах.

Подадим на вход S нулевой потенциал. Согласно таблице истинности логического элемента "И-НЕ" на выходе Q появится единичный потенциал. Это приведёт к появлению на инверсном выходе триггера нулевого потенциала. Теперь, даже если снять нулевой потенциал с входа S, на выходе триггера останется единичный потенциал. То есть мы за