1. Микропроцессор КР580ВМ80b. Словесное описание работы микропроцессора
С целью упрощения понимания принципа работы МП, дадим вначале словесное описание его функционирования во время выполнения команд программы:
- Перед выполнением очередной команды МП содержит ее адрес в программном счетчике РС;
- МП обращается к памяти по адресу, содержащемуся в РС, и считывает из памяти первый байт очередной команды в регистр команд IR;
- Дешифратор команд DCU декодирует содержащийся в IR код команды и в результате его декодирования, в частности, “узнает”:
- какова длина этой команды (1, 2 или 3 байта);
- где хранятся ее операнды;
- какие действия нужно выполнить над операндами;
- В соответствии с полученной от DCU информацией устройство управления вырабатывает упорядоченную во времени последовательность микроопераций, реализующих предписания команды, в том числе:
- извлекает операнды из регистров и памяти;
- выполняет над ними предписанные кодом команды арифметические, логические или другие операции;
- в зависимости от длины команды модифицирует содержимое РС на 1, 2 или 3 (при линейном алгоритме);
- передает управление очередной команде, адрес которой снова находится в программном счетчике РС.
2. Функциональные особенности МП КР580ВМ80Аc.Типовые временные диаграммы циклов чтения и записи
Микропроцессор работает следующим образом:
- Подача сигнала высокого Н-уровня на вход RESET длительностью не менее 3-х периодов тактовой частоты устанавливает микропроцессор в исходное состояние. При этом в программный счетчик РС заносятся нули, а схема управления начинает формировать такт Т1 машинного цикла М1;
- В такте Т1 по шине данных выдается информация о типе машинного цикла SW, формируется высокий уровень сигнала SYNC и выдается адрес команды или операнда. Слово состояния SW должно быть зафиксировано во внешнем регистре по условию SYNC*C1 в начале второго такта;
- В такте Т2 по срезу сигнала синхронизации С2 проверяются сигналы готовности READY и подтверждения останова HLTA, и в зависимости от состояния этих сигналов МП переходит в состояние ожидания, останова или к выполнению цикла Т3. Кроме того, в такте Т2 МП устанавливает высокий уровень сигнала DBIN и на шину данных поступает информация для чтения из ВУ или памяти (рис. 5). Если необходимо согласовать во времени работу ЗУ и МП, то можно увеличить длительность приема сигнала DBIN подачей сигнала READY низкого уровня. Тогда МП переходит в состояние ожидания, а шины адреса, данных и сигнал DBIN не изменяют своего состояния. Продолжительность сигнала WAIT определяется длительностью сигнала низкого уровня READY, который контролируется по срезу импульса С2 в каждом такте.
- При обнаружении высокого уровня сигнала READY микропроцессор из такта Tw переходит к выполняющему обмен такту Т3. Такты Т4, Т5, если они присутствуют в данном машинном цикле, используются для завершения МЦ за счет внутренних операций МП. Если команда не завершилась, то МП переходит к такту Т1 следующего МЦ данной команды.
Рис. 1 Диаграмма состояний микропроцессора КР580ВМ80А при выполнении
типового машинного цикла (конечный автомат Мура)
3. Центральный процессор на базе БИС серии КР580g. Процессорный модуль на базе МП КР580ВМ80А
Чтобы выполнить функцию начальной установки МП, ко входу #RESIN тактового генератора необходимо подключить RC-цепочку. Постоянная времени RC-цепочки рассчитывается из требований к длительности импульса RESET. Период следования фазовых сигналов С1 и С2 определяется кварцевым резонатором ZQ1. Емкость С4 компенсирует индуктивную составляющую генератора ГФ24 со стороны входов XTAL1, XTAL2. Генератор формирует также системный сигнал CCLK (ток нагрузки низкого уровня не более 15 мА) и сигнал системного сброса INIT (ток нагрузки низкого уровня не более 15 мА), предназначенный для начальной установки устройств МПС. Он выдается при наличии сигнала, формируемого RC - цепочкой на входе #RESIN генератора. Для приведенных номиналов элементов на схеме рис. 19 длительность сигнала INIT равна 0.35 с. Входы HOLD и INT микропроцессора должны быть подключены к общей шине, если МПС не использует прямой доступ к памяти и прерывания. На рис 2 приведена схемная реализация системного контроллера на ИМС средней степени интеграции.
Рис. 2 Схемная реализация системного контроллера на ИМС средней степени интеграции