Десятичные счетчики
В настоящее время промышленностью серийно выпускается большое количество счетчиков: декадные с фазоимпульсным представлением информации, двоично-десятичные четырех разрядные, счетчики-делители на 10, 12 и прочие. Принцип работы десятичных счетчиков рассмотрим на некоторых примерах их построения. На рис.6.6,а изображена схема счетчика с Ксч=10,построенного на JК-триггерах по схеме последовательного счетчика. Для исключения шести избыточных состояний введена обратная связь с прямого выхода 4-го разряда и инверсного выхода i-го разряда через схему И-НЕ (ВI) на входы S третьего и второго разрядов.
Во время первых восьми счетных импульсов он работает как суммирующий счетчик, последовательно принимая состояния 0,1-7,8. С приходом 9-го счетного импульса на выходе вентиля ВIформируется сигнал логического «0», поступающий на входы третьего и второго разрядов соответственно, т.е. после окончания 9-го импульса в состоянии «I» окажется не только первый разряд, но также второй и третий разряды. Таким образом, счетчик насчитывает лишние 6 единиц, т.е. из состояния 1000 переходит не в состояние 1001, а в состояние 1111. С приходом следующего, 10-го импульса схема вновь вернется и исходное состояние 0000.Недостаток такой структуры является то, что 9 соответствует код 1111, т.е. 15, а также невозможно построить счетчики с коэффициентами пересчета 9, 11, 13, 15.
Рисунок.6.6. Счетчик: а – десятичный с принудительным насчетом
Интегральные микросхемы счётчики
Микросхемы ИЕ6 и. ИЕ7 представляют собой четырехразрядные реверсивные счетчики с предварительной записью; первый из них - двоично-десятичный, а второй - двоичный. Десятичный счетчик отличается от двоичного внутренней логикой (рис. 2.69), управляемой триггерами. Условное обозначение и цоколевка этих счетчиков даны на рис. 2.69.
Особенностью данных счетчиков является их построение по синхронному принципу, т. е. все триггеры переключаются одновременно от одного тактового импульса.
Рис. 2.69. Структура, условное обозначение и цоколевка микросхем ИЕ6, ИЕ7, их временные диаграммы работы.
Тактовые входы: для счета на увеличение СU (вывод 5) и на уменьшение СD (вывод 4) - раздельные, прямые динамические. Поэтому состояние счетчика будет изменяться по фронту тактового импульса. Направление счета (увеличение или уменьшение на единицу) определяется тем, на какой из тактовых входов (вывод 5 или 4) подается положительный перепад. В это время на другом тактовом входе следует зафиксировать высокий уровень напряжения.
Установка счетчиков в нулевые состояния осуществляется подачей на вход сброса R высокого уровня напряжения, так как вход R прямой статический.
Входы разрешения параллельной загрузки /РЕ инверсные статические, поэтому управляющим сигналом является низкий уровень напряжения. Для предварительной записи определенного числа в счетчик необходимо подать его двоичный код на входы D1...D4 (в ИЕ6 от 0 до 9, а в ИЕ7 от 0 до 15). Для этого на вход /РЕ необходимо подать низкий уровень (на входах СU и СD -высокий уровень, а на входе R - низкий). Счет начнется с записанного числа по импульсам низкого уровня, подаваемым на вход СU или СD. Информация на выходе изменяется по фронту тактового импульса. При этом на втором тактовом входе и на входе /РЕ должен быть высокий уровень, а на входе R - низкий, состояние входов D безразлично. Одновременно с каждым десятым (шестнадцатым) на входе CU импульсом на выходе /TCU, вывод 12, появляется повторяющий его выходной импульс, который может подаваться на вход CU следующего счетчика. В режиме вычитания одновременно с каждым импульсом на входе СD, переводящим счетчик в состояние 9 (15), на выходе TCD, вывод 13, появляется выходной импульс. То есть от выводов /ТСU и /ТCD берутся тактовые сигналы переноса и заема для последующего и от предыдущего четырехразрядного счетчика. Дополнительной логики при последовательном соединении этих счетчиков не требуется: выводы /ТСU и /ТСD предыдущей микросхемы присоединяются к выводам CU и СD последующей. Однако такое соединение счетчиков ИЕ6 и ИЕ7 не полностью синхронное, т. к, тактовый импульс на последующую микросхему будет передан с двойной задержкой переключения логического элемента ТТЛ.
Входы предварительной записи /РЕ и сброса R при каскадном соединении ИС объединяются в отдельные шины.