ПЕРЕЧЕНЬ
Схем и иллюстрационных материалов
для проведения экзамена по учебной дисциплине
«Цифровые устройства и Микропроцессоры
В радиоэлектронном оборудовании»
специальность 1-37 04 02 «Техническая эксплуатация авиационного
оборудования»;
направление специальности 1-37 04 02-02 «Техническая эксплуатация авиационного оборудования (радиоэлектронное оборудование)»
2021/2022учебный год
(зимняяэкзаменационная сессия, очнаядневнаяформа получения
образования)
Минск 2021
Перечень схем и иллюстрационных материалов составил Э.Ж. Павлушкин, доцент кафедры технической эксплуатации авиационного и радиоэлектронного оборудования факультета гражданской авиации учреждения образования «Белорусская государственная академия авиации».
Рассмотрен и рекомендован к утверждению на заседании кафедры технической эксплуатации авиационного и радиоэлектронного оборудования факультета гражданской авиации учреждения образования «Белорусская государственная академия авиации»
(протокол от 30 августа 2021 г. № 1)
Заведующий кафедрой технической эксплуатации
авиационного и радиоэлектронного оборудования
В.П. Тузлуков
ПЕРЕЧЕНЬ
Схем и иллюстрационных материалов
1. Рисунок 1.1 – Функциональная структура процессора.
2. Рисунок 2.1 – Общая структура процессора.
3. Рисунок 2.2 – Структура микропроцессорной системы.
4. Рисунок 2.3 – Мультиплексирование шины адресов/данных.
5. Рисунок 3.1 – Архитектура типового микропроцессора.
6. Рисунок 3.2 – Диаграмма выполнения процедуры ввода-запоминания-вывода.
7. Рисунок 3.3 – Общая логическая структура микропроцессора.
8. Рисунок 5.1 – Принципиальная схема вычитателя числа А из числа В.
9. Рисунок 5.2 – Принципиальная схема вычитателя числа В из числа А.
10. Рисунок 5.3 – Структурная схема арифметического устройства.
11. Таблица 5.1 – Список команд арифметического устройства.
12. Рисунок 5.4 – Трехшинная структура операционного блока микропроцессора.
13. Рисунок 5.5 – Двухшинная структура операционного блока микропроцессора.
14. Рисунок 5.6 – Одношинная структура операционного блока микропроцессора.
15. Рисунок 5.7 – Временные диаграммы сигналов считывания однобайтных команд из памяти.
16. Рисунок 5.9 – Операционный блок микропроцессора.
17. Рисунок 6.1 – Структурная схема блока микропрограммного управления.
18. Рисунок 6.2 – Алгоритм микропрограммы операционного блока.
19. Рисунок 6.3 – Размещение микропрограмм в ПЗУ.
20. Рисунок 6.4 – Усовершенствованный блок микропрограммного управления.
21. Рисунок 6.6 – Формат микрокоманды микропроцессора.
22. Рисунок 6.7 – Структурная схема блока микропрограммного управления.
23. Рисунок 6.8 – Структурная схема микропрограммного устройства управления.
24. Таблица 6.1 – Типовые команды процессора, выполненного на микросхемах серии К589.
25. Рисунок 7.1 – Классификация команд по основным признакам.
26. Рисунок 7.3 – Форматы команд процессоров СМ.
27. Рисунок 7.5 – Пример записи однобайтовых команд.
28. Рисунок 7.6 – Пример записи двухбайтовых команд.
29. Рисунок 7.7 – Примеры кодирования двухадресных команд в процессорах СМ.
30. Рисунок 8.5 – Адресация байтов и слов.
31. Рисунок 8.6 – Форматы PSW для восьмиразрядного процессора Intel 1885.
32. Рисунок 8.7 – Форматы PSW для шестнадцатиразрядного Intel 8086.
33. Рисунок 8.8 – Значения сигналов состояния и управляющие.сигналы для различных машинных циклов.
34. Рисунок 8.9 – Командный цикл МП К1821ВМ85А.
35. Рисунок 8.10 – Адреса регистров и регистровых пар.
36. Рисунок 8.11 – Структура микропроцессора К1821ВМ85А.
37. Рисунок 8.12 – Временные диаграммы цикла чтения микропроцессора.
38. Рисунок 8.13 – Организация стека.
39. Рисунок 10.1 – Структурная схема простейшей микропроцессорной системы.
40. Рисунок 10.2 – Программная модель внешнего устройства.
41. Рисунок 10.3 – Команды ввода/вывода (общий формат).
42. Рисунок 10.4 – Мультиплексирование ША и ШД.
43. Рисунок 10.5 – Синхронный и асинхронный обмен.
44. Рисунок 10.6 – Подключение внешнего устройства с индуктивной нагрузкой.
45. Рисунок 10.7 – Подключение источника дискретной информации с гальванической развязкой.
46. Рисунок 10.8 – Формат асинхронной последовательной передачи данных.
47. Рисунок 10.9 – Ошибка из-за рассинхронизации генераторов.передатчика и приемника.
48. Рисунок 11.1 – Схема шинного формирователя и временные диаграммы его работы.
49. Таблица 11.1 – Условия функционирования ШФ.
50. Рисунок 11.2 – Адресное пространство МП с 16-разрядной ША.
51. Рисунок 11.3 – Распределение памяти МП с 16-разрядной ША.
52. Рисунок 11.4 – Принципиальная схема порта вывода.
53. Рисунок 11.5 – Структурная схема порта ввода.
54. Рисунок 11.6 – Структурная схема параллельного порта ввода-вывода.
55. Рисунок 12.1 – Схема передающей части последовательного DSP-порта.
56. Рисунок 12.2 – Временные диаграммы сигналов на выходе синхронного последовательного DSP-порта.
57. Рисунок 12.3 – Упрощенная схема синхронного последовательного порта.
58. Рисунок 12.4 – Контроллер последовательной синхронной передачи.
59. Рисунок 12.5 – Временная диаграмма передаваемых сигналов при асинхронной передаче.
60. Рисунок 12.6 – Временная диаграмма передаваемых сигналов интерфейса RS-232.
61. Рисунок 12.7 – Схема последовательного асинхронного приема.
62. Рисунок 13.2 – Структурная схема таймера.
63. Рисунок 13.3 – Структурная схема таймера с автозагрузкой.
64. Рисунок 13.5 – Структурная схема таймера без механизма автоматической загрузки.
65. Рисунок 13.6 – Структурная схема свободнобегущего таймера с модулем сравнения.
66. Рисунок 13.7 – Формирование широко-импульсного сигнала на выходе кодового компаратора.
67. Рисунок 13.8 – Структурная схема свободнобегущего таймера с модулем захвата.
68. Рисунок 14.3 – Упрощенная временная диаграмма процесса прерывания.
69. Рисунок 14.4 – Прерывание в системах с различной глубиной прерывания.
70. Рисунок 14.5 – Аппаратная часть системы прерываний.
71. Рисунок 14.6 – Фрагмент блок-схемы контроллера ВУ с разрядом "Разрешение прерывания" в регистре состояния и управления.
72. Рисунок 14.7 – Структура единой программы обработки прерываний и ее связь с основной программой.
73. Рисунок 14.8 – Формирование векторов прерывания в контроллере ВУ.
74. Рисунок 14.9 – Реализация приоритетов ВУ в микро-ЭВМ с векторной системой прерываний с интерфейсным вектором.
75. Рисунок 14.10 – Контроллер прерываний Intel 8259A.
76. Рисунок 2.2 – Типичная трехшинная структура МПС.
77. Рисунок 14.11 – Контроллер ПДП для ввода данных из ВУ в режиме "Захват цикла" и отключением процессора от шин системного интерфейса.
78. Рисунок 14.12 – Составные части МПС, подключенные к ШД с помощью шинных формирователей.
79. Рисунок 14.13 – Организация подключения к системной ШД МП, памяти и устройств ввода/вывода с использованием ШФ.
80. Рисунок 15.1 – Классификация современных полупроводниковых ЗУ.
81. Рисунок 15.2 – Типовая структура полупроводниковой микросхемы ЗУ.
82. Рисунок 15.3 – Микросхемы ОЗУ (К573РУ9) и ППЗУ (К573РФ5) в составе микропроцессорной системы.
83. Рисунок 15.4 – Пример взаимодействия программируемых ИМС параллельного порта (PI) КР580ВВ55А и таймера (T) КР580ВИ53 с системной магистралью компьютера; DC - дешифратор К555ИД7.
84. Рисунок 15.6 – Структурная схема буфера 64×4.
85. Рисунок 15.7 – Принцип работы стековой памяти.
86. Рисунок 15.8 – Стек.
87. Рисунок 15.9 – Структурная схема МП, содержащая буфер команд и буфер операндов.
88. Рисунок 15.10 – Структура кэшированной памяти.
89. Рисунок 16.2 – Модульная организация МК.
90. Рисунок 16.3 – Структура микроконтроллера AVR типа AT90S8515.
91. Рисунок 16.4 – Структура порта ввода/вывода микроконтроллера AVR.
92. Рисунок 17.1 – Типовая схема двунаправленного порта ввода/вывода МК.
93. Рисунок 17.2 – Структура 16-разрядного модуля таймера/счетчика.
94. Рисунок 17.3 – Структура процессора событий МК семейства Intel 8xC51Fx.
95. Рисунок 19.1 – Классификация языков программирования.
96. Рисунок 19.2 – Преобразование исходной программы в выполняемый загрузочный модуль: ИМ, ОМ, ЗМ – исходный, объектный, загрузочный модуль.
97. Рисунок 19.6 – Блок-схема конструкции управления «вызов подпрограммы».
98. Рисунок 20.2 – Структурная схема ГСПФ на основе цифрового синтезатора сигналов (ЦСС) с микропроцессором.
99. Рисунок 20.3 – Обобщенная структурная схема АСК.
100. Рисунок 20.4 – Модель вычислительного ядра МПС.
101. Рисунок 20.5 – Структурная схема адаптивной системы контроля РЭС.
102. Рисунок 21.2 – Структурная схема приемника с микропроцессорным демодулятором.
103. Рисунок 21.3 – Структура узла коммутации.
104. Рисунок 21.4 – Структура одноканальной системы автоматического управления технологическим процессом.
105. Рисунок 21.5 – Организация сигнала управления.
106. Рисунок 21.6 – Основные этапы разработки контроллера.
107. Рисунок 22.1 – Основные разделы цифровой обработки сигналов.
108. Рисунок 22.4 – Обобщенная структурная схема ЦОС.
109. Рисунок 22.5 – Временные диаграммы сигналов при ЦОС.
110. Рисунок 22.7 – Обработка аналоговых и цифровых сигналов.
111. Таблица 22.1 – Классификация сигналов.
112. Таблица 22.2 – Сигналы, играющие важную роль в радиоэлектронике.
113. Рисунок 23.2 – Графики перехода от аналогового непрерывного сигнала 
к дискретному 
.
114. Рисунок 23.3 – Графики непрерывного и дискретного сигнала их спектров 
и 
.
115. Рисунок 23.15 – Пример трехпозиционного сигнала.
116. Рисунок 23.16 – АКФ сигнала, представленного на рисунке 23.15.
117. Таблица 24.1 – Численные значения для примера усреднения.
118. Рисунок 24.7 – Усреднение количества машин в минуту.
119. Рисунок 24.8 – Структура усредняющего фильтра в момент, когда на вход поступает пятый отсчет 37.
120. Рисунок 24.11 – Коэффициенты и частотные характеристики двух фильтров нижних частот.
121. Рисунок 24.13 – Структура БИХ-фильтра, показывающая вычисления в цепях прямой и обратной связи.
122. Рисунок 24.14 – Способы реализации алгоритмов и систем ЦОС.
123. Рисунок 24.15 – Структурная схема АПР ЦОС.