Back-end and interface implementation of the
Аннотация: Для каждого интерфейса ASIC для экспериментов с высокой энергией физики требуется надежный и эффективный механизм потоковой передачи данных и управления потоком данных. Новый прототип STS-XYTER2 для Silicon Tracking System и детекторы мюонной камеры в эксперименте «Сжатая барионная материя» в Facility for Antiproton and Ion Research (FAIR, Германия) - это 128-канальное решение для измерения времени и амплитуды для кремниевой микрополосковой И газовые детекторы. Он работает со скоростью 250 кбит / с / канал, каждый из которых производит 27 бит информации (5-битная амплитуда, 14-битная метка времени, данные о местоположении и диагностике). Чип-back-end обеспечивает быструю обработку входного канала, сортировку по меткам времени и передачу данных с помощью масштабируемого интерфейса, реализующего выделенный протокол (STS-HCTSP) для управления чипом и передачи данных с пропускной способностью данных от 9,7 Мбит / До 47MHit / s. Он также включает несколько опций для диагностики каналов, обнаружения сбоев и дросселирования. Внутренний интерфейс предназначен для работы с архитектурой сбора данных на базе трансиверов CERN GBTx. В этом документе представлены детали дизайна задней части и интерфейса и его реализации в CMOS-процессе UMC 180 нм.
Ключевые слова: цифровые электронные схемы; Системы контроля детектора (мониторинг детекторов и экспериментов и системы медленного управления, архитектура, аппаратные средства, алгоритмы, базы данных); Цепи сбора данных
1. Введение
STS-XYTER2 - это новая прогностическая схема считывания показаний детекторов прототипов для сжатого барионного эксперимента в FAIR Center, Дармштадт, Германия [1]. Это 128-канальное самозапускаемое, амплитудное и временное измерительное решение, разработанное для режима детектирования системы Silicon Tracking System (STS). Каждый из интерфейсных каналов включает в себя чувствительный к зарядке усилитель и формирователи, 5-разрядный аналого-цифровой преобразователь и дискриминатор, специально настроенный для задач целевого приложения, направленных на низкий уровень шума и скорость, поддерживающую среднюю скорость 250 кГц / с / канал [3, 4].
TheSTS-XYTER2chipfully-featureddigitalback-endenablinghigh-пропускная способность, разреженные считывания исправлений, синхронизация с синхронизацией, конфигурация front-endelectronics и управление функциями сбора и диагностики данных чипа.
Цифровой back-end реализован в SystemVerilog и использует пользовательские вставки блоков IP (память FIFO на основе DRAM). Внутренний модуль вставляется в полнофункциональную полнофункциональную конструкцию верхнего уровня (аналоговый накладной поток). Протокол, процедуры синхронизации и большая часть коммуникационных уровней были протестированы в FPGA Xilinx 7 серии с незначительными изменениями исходного кода. Для успешной реализации логического трехкратного ввода (дополнительный этап синтеза после замены триггера) потребовались модификации стандартного потока проектирования.
Микросхема была разработана и изготовлена в MMC-модуле CMC UMC 180 нм в 2016 году в качестве инженерного проекта. Более 14000 этих микросхем будут использоваться для построения станций детекторов Silicon Tracking System [2], в которых в общей сложности будет использовано около 1,6 миллиона отдельных каналов.
2 Физический интерфейс ASIC
Система сбора данных, предназначенная для детектора STS, использует концентраторы данных на основе GBTx [5] для объединения нескольких дифференциальных электрических соединений (SLVS) с передней электроники в многожильный интерфейс, в том числе с помощью системы на основе DPGA, DataProcessingBoard (DPB) (рисунок 1) [ 6]. 8 микросхем расположены на одной печатной плате [7], а также имеют входные линии данных 160 МГц и 160 Мбит / с, обеспечивая при этом отдельные потоки данных с производительностью 320 Мбит / с от каждого чипа. Отдельные чипы в общей шине имеют 3-битные аппаратные адреса с проводом. Чтобы настроить пропускную способность данных на ожидаемое занятие каналов, каждый чип может отправлять данные через от 1 до 5 выходных ссылок. Коммуникация подключается по переменному току, чтобы обеспечить различные потенциалы заземления для считывающих двухсторонних датчиков ASIC, смещенных с напряжением 250 В [8]. Приемники STS-XYTER2 самовыравниваются при напряжении 1,2 В, но требуют внешнего окончания 100 Ом с дополнительной стойкой резистивного резистора для увеличения помехового поля [9].
Выбор конденсаторов связи является проблемой, поскольку их значение должно соответствовать изменениям состояния, обеспечиваемым протоколом, и в то же время должно иметь высокое напряжение (> 250 В) и очень небольшие физические размеры, чтобы соответствовать 84 из них в Целевой, 101,5 мм × 30,6 мм печатной платы [7]. Simulationsrevealedthatminimumvalueof1nFneedstobeusedforreliabletransmission.
3 Конструкция задней панели
Внутренний модуль ASIC STS-XYTER2 был разделен на две части (см. Рисунок 2):
• путь передачи данных, обеспечивающий сбор данных из интерфейсных каналов, сортировку данных и передачу данных из чипа, и
• контрольная часть, обеспечивающая процедуры синхронизации каналов и конфигурации микросхемы.
3.1 Интерфейс интерфейсного интерфейса к серверному интерфейсу
Передняя панель включает в себя два пути сигнала после предварительного усиления в чувствительном к зарядам усилителе CSA (рисунок 3). Первый включает в себя усилитель быстрого формирования (время формирования 30 нс) и дискриминатор. Он используется для генерации быстрого сигнала для генерации метки времени (latch_ts). Второй состоит из медленного формирующего усилителя (время формирования 80-280 нс) и АЦП для измерения амплитуды обработанного импульса.
Результаты преобразования (сгенерированные асинхронно) должны быть объединены перед записью в канал FIFO. Во-первых, нарастающий фронт быстрого пути запускает запирание метки времени через сигнал latch_ts. Как только сигнал более медленного пути запускает самый низкий пороговый дискриминатор в ADC с непрерывным временным временем [12], фиксированное значение временной метки блокируется. Выход АЦП отражает амплитуду импульса, но цикл преобразования закончен, когда сигнал почти возвращается к базовой линии (самый низкий пороговый дискриминатор в АЦП выключен). Флаг data_valid утверждается и немедленно отменяется сигналом сброса после того, как данные полного попадания записываются в канал FIFO.
3.2 Путь данных
На рисунке 4 показан путь данных в чипе. Хиты, зарегистрированные по каналам, содержат 21 бит информации о fe_data: значение 5-битADCamplitude (энергия), 14-биттумную метку от счетчика времени (время) и 1-разрядный пропущенный флаг, который утверждается, когда дискриминаторы запускаются снова, когда предыдущий удар Все еще не обрабатывается. Прежде чем fe_data будет записана в полнофункциональный FIFO на основе 22x8 DRAM, связанный с каждым каналом, добавляется бит четности. Событие SEU может повредить данные, поэтому в случае обнаруженной ошибки четности удар падает на выходе FIFO.
Все 128-канальные выходы FIFO обрабатываются логикой сортировщика, задача которой состоит в том, чтобы заполнить общий FIFO 29x4 с данными хита, считываемыми из канальных FIFO, в порядке их значения. Поскольку сортировщик работает на тактовой частоте 53 МГц, и тот факт, что каналы FIFO канала физически распределены по большой площади кристалла (7,4 мм), дизайн сортировщика был проблемой для удовлетворения ограничений времени.
Аналоговый интерфейс вводит задержку, связанную с амплитудой генерации сигнала data_valid. Задержка может достигать нескольких сотен наносекунд. Поэтому сортировка, включающая 5 наименее значимых бит временной метки, необоснованна. Чтобы обеспечить правильную работу сортировщика вокруг обертки счетчика времени, создается окно компаратора. Это означает, что ASIC только предварительно сортирует хиты, и дальнейшая согласованность времени хитов должна выполняться в подсистеме DPB.
На этом этапе fe_data теперь дополняется значением адреса 7-битного канала, идентифицирующим происхождение попадания в чипе. ASIC передает данные через любой из выходных сериализаторов (программно маскируемых).
3.3 Функции управления, конфигурации и диагностики
Поскольку чип будет работать в радиационной среде, он должен иметь дело со специфическими условиями, такими как флуктуация интенсивности луча или SEU. Он также должен обеспечивать средства для проверки как самого чипа, так и полной функциональности системы. Некоторые аспекты конкретных приложений обсуждаются ниже.
3.3.1 Выполнение протокола
Пользовательский протокол связи, STS-HCTSP [10, 11] был разработан для ASS STS-XYTER2 и этой структуры DAQ. Протокол максимизирует пропускную способность удаленных данных в направлении восходящей линии связи (от ASIC) и обеспечивает надежную передачу управляющих команд в направлении нисходящей линии (в ASIC). Он полностью синхронный (постоянная длина кадра и непрерывная передача кадров) и обеспечивает детерминированную латентную связь между ASIC и обработкой данных (DPB) через приемопередатчики GBTx. Протокол использует кодирование 8b / 10b для нисходящей линии связи и восходящей линии связи для поддержки каналов ACcoupled, обеспечивает легкую синхронизацию каналов и поддерживает синхронизацию и функциональность даже в случае поврежденных структур кадра, вызванных разовыми событиями. 60-разрядные кадры нисходящей линии связи обеспечивают доступ ко всем регистрам в 15-разрядном адресном пространстве каждой ASIC со скоростью 2,6 Мфрейм / с. Кадры начинаются с символа запятой и защищены 15-битным CRC. В протоколе используется до 5 восходящих линий, что приводит к пропускной способности 9,41 Мбит / с до 47,05 Мбит / с. Процедуры синхронизации канала упрощают проектирование ASIC, поскольку в чипе не требуются программируемые линии задержки.
Протокол был реализован в контрольной части чипа в двух слоях (см. Рисунок 5):
• уровень связи, обеспечивающий обнаружение уникальных шаблонов данных, необходимых для синхронизации канала (SOS - начало синхронизации, EOS - конец синхронизации, запятые символы K28.1 и K28.5) и
• уровень управления, обеспечивающий декодирование команд и доступ к файлам регистра.
Реализация протокола была проверена в FPGA с использованием той же модели SystemVerilog, что и для проектирования ASIC с небольшими изменениями:
• часы с разной частотой заменялись тактовыми режимами,
• Использование интерфейсов SystemVerilog было ограничено,
• Буферы DDR-выхода были заменены экземплярами FPGA.
3.3.2 Дросселирование - управление потоком данных
В целевом случае самозапускаемое приложение флуктуации интенсивности пучка, приводящие к значительным колебаниям частоты входящего попадания, являются важной проблемой для ASIC считывания. Отсутствие триггерного сигнала требует разработки методов более быстрого восстановления цепочки данных после состояния перегрузки, чтобы обеспечить ее полную возможность при возникновении интерпретируемых событий. Внутреннее хранилище чипов способно хранить более 1000 наборов данных ударов, которые могут занимать значительное количество времени для потока (до примерно 100 мкс). Была разработана методология демпфирования данных, смоделирована [13] и реализована в ASIC STS-XYTER2. Он включает в себя непрерывный многоуровневый мониторинг потока данных в фоновом режиме (подсчет вхождения переполнения канала FIFO и пропущенных флагов) и сообщение о проблеме с программируемыми порогами ошибок, а также функции управления потоком данных, позволяющие контролировать падение данных. Для управления потоком данных интерфейсные каналы могут маскироваться индивидуально или глобально, чтобы блокировать новые данные при повышении интенсивности луча. В некоторых случаях необходимо быстро перезапустить сбор данных, удалив все данные, имеющиеся в настоящее время в цепочке данных. Затем все этапы хранения данных (выход FIFO, канальные FIFO, этап фиксации данных, интерфейсные каналы) могут быть индивидуально или полностью сбрасываться с помощью одной команды.
3.3.3 Иммунитет SEU
Неисправность переднего чипа, вызванного SEU, влияющая на регистры конфигурации, опасна, особенно если система верхнего уровня не знает об этом, поэтому реконфигурация может произойти в соответствующий момент. Процесс CMOS UMC 180 был ранее протестирован и одобрен для разработки ASIC для объектов FAIR [18].
Иммунитет синтезированной логики к разовым разовым ошибкам был увеличен с помощью трехмерной модульной избыточности (TMR), применяемой для всех регистров в управляющей части (включая файл регистра) и регистров, управляющих потоком данных в пути данных. Это значительно снижает риск сбоев, вызванных SEU, и в то же время уменьшает накладные расходы на занятость области (по сравнению с TMR, применяемой ко всем ячейкам памяти, включая путь данных). SEU в данных хита, особенно в FIFO, могут быть обнаружены с помощью проверки на четность. Обнаруженные события подсчитываются в чипе и сообщаются в регистре состояния, если запрограммированный порог достигнут.
Theconfigurationregisterslocatedinthefront-endpartarealsoprotected. Использовались ячейки с двойной блокировкой (DICE). Эффективность этих структур сильно связана с планировкой. После испытаний на облучение, проведенных с предыдущим прототипом [17], были введены улучшения в отношении соединения с низким полным сопротивлением и скважин и эффективных защитных структур для достижения поперечного сечения SEU ниже 5 × 10-16 см2 / бит для всех битов регистра.
Статус линии связи также является объектом мониторинга. Если CRC-ошибка обнаружена во входящих данных или запятый символ показывает несоосность после процедуры синхронизации канала, утверждаются соответствующие биты состояния.
3.3.4 Возможности тестирования
Поскольку для построения системы детекторов и длинных детектируемых объектов требуется много тысяч ASIC, многоуровневое тестирование должно быть разработано [15], чтобы обеспечить высокий выход полнофункциональных каналов детекторов. Процедуры требуют приведения чипа в работу на разных этапах цикла изготовления модуля детектора, используя: иглы зонда на уровне пластины, внутрисистемную связь и тест предварительной проводки после склеивания микрокабеля, соединяющего кремниевый датчик С помощью специального тестового приспособления [14]. Этот подход требует внедрения функций тестирования и отладки в ASIC как на цифровом (обсуждаемом в этой статье), так и на аналоговой.
Во-первых, для упрощения прослеживаемости образцов ASIC чипы реализуют 64-битную память электронного предохранителя (ядро IP, предоставляемое литейным цехом). Уникальный идентификатор назначается для известных хороших штампов на тестах уровня поверхности.
Чтобы эффективно отделить процедуры тестирования подсхем ASIC, на задней панели имеется программируемый генератор ударов. Это позволяет подавать путь данных с контролируемым количеством данных детерминированным или псевдослучайным способом. Генератор ударов снабжен собственным каналом FIFO, который сужает путь данных, связанный с внешними каналами. Частоту генерации ударов можно контролировать в диапазоне от 202 Кбит / с до 52 Мбит / с. Поле метки времени хитов может быть детерминированным (текущее значение счетчика временной метки) или псевдослучайным (выбираемое количество битов метки времени может быть рандомизировано с помощью LFSR с полиномом x8 + x6 + x5 + x4 + 1).
Для низкоуровневой проверки интерфейса доступна функция генерации неструктурированных кадров с увеличением полезной нагрузки. Также можно протестировать пути передачи данных по отдельным каналам. Для генерации попадания в путь данных возможно цифровое инициирование индивидуально выбранной группы интерфейсов интерфейсных каналов.
Упрощенный тестовый интерфейс используется для связи с чипом с использованием минимальных логических ресурсов, которые необходимо синхронизировать (два набора регистров сдвига и простой конечный автомат). Эта функция переопределяет интерфейс между внутренним и внешним интерфейсами. Возможна конфигурация всех интерфейсных регистров и непрерывного считывания выбранного канала. Он позволяет надежно измерять шум, создаваемый полнофункциональным цифровым интерфейсом, синхронизированным с высокой скоростью.
4 Резюме
Представленное внутреннее решение сталкивается с особыми требованиями самоисполняющейся системы сбора данных экспериментальной физики высоких энергий. Архитектура и особенности были представлены в деталях. Реализация использует тройную модульную избыточность на пути управления и в критической логике государственных машин. План этажа задней части занимает площадь 8140 мкм × 1170 мкм с умеренной плотностью. Дизайн был синтезирован на 54400 ворот и 12600 триггеров в дизайне ASIC. Он использует 4 тактовых домена.