ФАКУЛЬТЕТ ЭЛЕКТРОСВЯЗИ
КАФЕДА ИНФОРМАТИКИ И ВЫЧИСЛИТЕЛЬНОЙ
ТЕХНИКИ
УСТРОЙСТВО УМНОЖЕНИЯ ДВОИЧНЫХ
ЧИСЕЛ
Пояснительная записка
к курсовому проекту
по дисциплине
«ЦИФРОВЫЕ И МИКРОПРОЦЕССОРНЫЕ УСТРОЙСТВА»
Выполнила студентка гр. ПО-121 Т.А.Жибурт
Руководитель Н.М.НОВИКОВА
Минск
СОДЕРЖАНИЕ
Введение…………………………………………………………………………4
1 Описание принципа работы, заданной структурной электрической схемы устройства умножения двоичных чисел………………………………………6
2 Теоретическое обоснование и логическое проектирование узлов устройства………………………………………………………………………. 5
2.1 Назначение и принцип построения матричных умножителей двоичных чисел……………………………………………………………………………...6
2.2 Разработка логической схемы недвоичного счетчика с коофициентом пересчета Кпер=12……………………………………………………………….7
Разработка логической схемы матричного умножителя
четырехразрядных двоичных чисел…………………………………………....8
2.4 Разработка логической схемы двухразрядного двоичного сумматора с последовательным переносом в базисе И,ИЛИ,НЕ…………………………...9
3 Анализ и выбор элементной базы…………………………………………....10
4 Разработка и описание принципиальной электрической схемы устройства………………………………………………………………………..11
5 Расчет быстродействия и потребляемой мощности………………………....12
Заключение……………………………………………………………………….23
Литература………………………………………………………………………. 24
ВВЕДЕНИЕ
Стремительный переход современных систем управления и связи на цифровые стандарты обработки и передачи данных, привёл к необходимости обрабатывать с высокой скоростью достаточно большие объёмы цифровой и символьной информации. Одной из самых часто выполнимых операций в данных алгоритмах является умножение. Следовательно, повышение эффективности выполнения операции умножения позволит повысить общее быстродействие вычислительных систем.
Цель курсовой работы заключается в разработке принципиальной электрической схемы устройства умножения двоичных чисел. Задачей является построение матричных умножителей, разработка логических схем недвоичного счетчика с коэффициентом пересчета, разработка умножителей четырехразрядных двоичных чисел, построение схемы сумматора в базисах И, ИЛИ, НЕ. Так же описание и принцип работы электрической схемы устройства.
Практическая ценность работы состоит в том, что результаты теоретических исследований устройств умножения позволяют разработать технические решения для создания класса устройств символьного умножения, обладающего рядом положительных свойств.
Высокая скорость умножения достигается за счёт массового распараллеливания операций генерации частичных произведений и их суммирования.
Матричная структура с малым временем задержки элемента позволяет разрабатывать оптимальную топологию кристалла и использовать высокие тактирующие частоты.
ОПИСАНИЕ ПРИНЦИПА РАБОТЫ, ЗАДАННОЙ СТРУКТУРНОЙ ЭЛЕКТРИЧЕСКОЙ СХЕМЫУСТРОЙСТВА УМНОЖЕНИЯ ДВОИЧНЫХ ЧИСЕЛ
Структурная электрическая схема устройства умножения четырехразрядных двоичных чисел представлена на рисунке 1.
Рисунок 1 – Устройство умножения двоичных чисел.
Схема электрическая структурная
Рассмотрим назначение узлов, входящих в структурную схему устройства.
Умножитель Y3 предназначен для умножения четырехразрядных двоичных чисел A и B, представленных разрядами 
, 
, 
, 
и 
, 
, 
, 
. На выходе умножителя формируется восьмиразрядное произведение Q, представленное разрядами 
, 
,…, 
.
Регистр Y1 предназначен для параллельного ввода четырехразрядного множимого A в двоичной системе счисления (СС). Значение множимого A может меняться в пределах от 0 до 15 в десятичной СС.
Счетчик Y2 предназначен для параллельного ввода четырехразрядного множителя B в двоичной СС. Значение множителя B также может меняться от 0 до15 в десятичной СС.
Регистр Y4 предназначен для параллельного вывода результата умножения, который представляет собой восьмиразрядное кодовое слово.
Загрузка сомножителей и запись результата умножения синхронизируется тактовыми импульсами 
. Причем ввод сомножителей осуществляется по отрицательным фронтам тактовых импульсов, а вывод результата умножения по положительным.
Процесс функционирования устройства поясняется временной диаграммой, которая представлена на рисунке 2.
Рисунок 2 – Временная диаграмма, поясняющая процесс функционирования устройства
В момент времени 
по отрицательному фронту тактового импульса начинается ввод сомножителей в регистр Y1 и счетчик Y2 (рисунок 1). К моменту времени 
ввод заканчивается, и начинается процесс умножения в умножителе Y3. Этот процесс в худшем случае завершается к моменту времени 
. Затем по положительному фронту тактового импульса результат умножения записывается в регистр Y4 и т.д. При подаче низкого уровня напряжения на вход 
(рисунок 1) устройство сбрасывается в исходное нулевое состояние.
 |
Рассмотрим процесс умножения двоичных чисел на примере умножения заданных чисел, например: А=11(10)=1011(2) и В=7(10)=0111(2)
Таким образом, при умножении двоичных чисел формируются частичные произведения, сдвигаются и суммируются. Сравним результаты умножения чисел A и B в двоичной и десятичной СС. Для этого преобразуем результат умножения в десятичную систему счисления:
1001101(2)=1×26+0×25+0×24+1×23+1×22+0×21+1×20=64+8+4+1=77
Они совпадают и равны 77(10).
2.ТЕОРЕТИЧЕСКОЕ ОБОСНОВАНИЕ И ЛОГИЧЕСКОЕ ПРОЕКТИРОВАНИЕ УЗЛОВ УСТРОЙСТВА
2.1Назначение и принцип построения матричных умножителей двоичных чисел
Умножителем называется комбинационное цифровое устройство, формирующее на выходе число Q, равное произведению входных двоичных чисел A и B [11, 7].
Условное графическое обозначение умножителя представлено на рисунке 3.
Рисунок 3 – Условное графическое обозначение умножителя
Предполагается, что числа A, B и Q представлены в двоичной позиционной системе счисления. При этом, если число A имеет n двоичных разрядов (
, 
,…, 
), число B имеет m двоичных разрядов (
, 
,…, 
), то для представления максимального значения произведения 
требуется n+m двоичных разрядов числа Q (
, ,…, 
). Каждый разряд произведения является логической (переключательной) функцией аргументов , ,…, и 
, ,…, 
, значения которого можно найти из таблиц умножения либо путем выполнения умножения для заданных значений аргументов. Однако прямой логический синтез схемы умножителя, основанный на представлении функции выражениями в булевой алгебре, ввиду громоздкости неэффективен. Исключения составляют простейшие случаи перемножения одноразрядных или двухразрядных двоичных чисел. Поэтому на практике используют методы синтеза, основанные на разложении операции умножения на последовательность простейших арифметических действий с одноразрядными числами. Полагая, что в двоичном представлении значения чисел A и B определяются выражениями:
и 
(1)
произведение 
можно записать в форме двойной суммы:
(2)
Группируя члены с одинаковыми весовыми коэффициентами 
, преобразуем (2) к виду:
(3)
Из полученной формулы (3) видно, что для вычисления значения k-го разряда произведения необходимо выполнить совокупность произведений одноразрядных чисел (
, 
), для которых сумма индексов i + j = k. Затем надо последовательно складывать эти произведения. При добавлении к сумме новых слагаемых возможно появление переноса в следующий k + 1-й разряд. Поэтому при нахождении k-го разряда произведения нужно к сумме членов (, ) добавить все переносы, получаемые при сложении аналогичных членов для предыдущего k – 1 разряда.
Порядок, в котором производится сложение произведений (
) и переносов из предыдущего разряда, значения не имеет.
Указанные действия мы выполняем, производя перемножение двоичных чисел на бумаге. Так, вычисляя произведение десятичных чисел 11×7=77, делаем следующую запись:
Штриховой линией обведены произведения (
), для которых сумма индексов i + j = 4. В результате сложения этих произведений получаем значение 1. Однако после прибавления переноса из предыдущего третьего разряда 
четвертый разряд результата 
принимает значение 0 и формируется перенос в следующий пятый разряд 
.
Арифметическое перемножение одноразрядных чисел (
) реализуется конъюнктором, поскольку логическое умножение совпадает с арифметическим.
В качестве элементарной ячейки умножителя используют устройство, показанное на рисунке 4 а.
Рисунок 4 – Элементарная ячейка умножителя. Логическая схема (а) и символическое обозначение (б)
Операция, реализуемая такой ячейкой, задается выражением ab + c + d, где a, b, c и d – одноразрядные двоичные числа. Результат, получаемый на выходе ячейки, представляется одноразрядной частичной суммой S и переносом C.
Из выражения (2) видно, что для нахождения произведения 
требуется получить mn одноразрядных произведений (aibj), по одному для каждой возможной комбинации индексов i, j. Именно столько элементарных ячеек требуется для построения умножителя. Для наглядности представления структуры умножителя элементарные ячейки на структурной схеме целесообразно изображать в символической форме, как показано на рисунке 4 б. Поскольку такое обозначение содержит в явной форме сомножители ai, bj, участвующие в операции, реализуемой ячейкой, то связи, предназначенные для подведения к ячейкам этих сомножителей, можно на структурной схеме умножителя не обозначать.
Один из вариантов структурной схемы умножителя для m = n = 4 показан на рисунке 5.
Рисунок 5 – Умножитель четырехразрядных двоичных чисел. Схема электрическая структурная
Каждый горизонтальный ряд элементарных ячеек выполняет умножение числа A на один из разрядов множителя B и суммирует полученное произведение с результатом аналогичной операции, реализуемой предыдущим (верхним) рядом. При этом частичная сумма с выходов элементарных ячеек верхнего ряда поступает на входы d элементарных ячеек следующего за ним ряда. Входы c использованы для приема переноса, возникающего при сложении произведений (aibj).
В результате сдвига вправо элементов каждого следующего горизонтального ряда по отношению к предыдущему на одну позицию в каждом столбце элементов сумма индексов сомножителей ai, bj совпадает с номером к столбца и индексом разряда qk произведения, формируемого в этом столбце.
На суммирующие входы d самого верхнего горизонтального ряда элементов и на входы переноса c крайних левых элементов в каждом ряду подают нули. При этом на выходах элементов верхнего ряда формируется (n + 1) – разрядная частичная сумма S0 = Ab0. Младший разряд частичной суммы S0 является младшим разрядом q0 произведения AB, поскольку других произведений, кроме a0b0, сумма индексов которых равна 0, нет. Более старшие разряды частичной суммы S0 складываются во втором ряду элементарных ячеек с произведением Ab1, формируя на выходах следующую частичную сумму S1, младший разряд которой является вторым по старшинству разрядом произведения q1. Аналогично формируются частичные суммы S2, S3, причем значение частичной суммы S3 определяет старшие разряды произведения (q3,…, q7).
Умножитель, построенный по схеме на рисунке 5, можно использовать как секцию умножителя с более высокой разрядностью.
Для определения быстродействия умножителя следует вычислить суммарное время выполнения операции умножения, которое определяется длиной критического пути прохождения сигнала со входа на выход. Для простоты длина критического пути оценивается максимальным числом элементарных ячеек, которые сигнал должен пройти от входного нулевого разряда сомножителя до старшего разряда результата. Для схемы, показанной на рисунке 5, длина критического пути в общем случае составляет n + 2 (m – 1) и, следовательно, равна 10.
Таким образом, для определения суммарной задержки распространения сигнала в умножителе необходимо определить задержку распространения сигнала в элементарной ячейке и умножить на длину критического пути. Задержка распространения сигнала в элементарной ячейке умножителя определяется суммой среднего времени задержки распространения сигнала в конъюнкторе и одноразрядном сумматоре.
Исходя из вышесказанного, суммарное среднее время задержки распространения сигнала в умножителе можно определить по формуле.
умножение двоичный матричный схема
(4)
где 
– среднее время задержки распространения сигнала одного конъюнктора, нс;
– среднее время задержки распространения сигнала одноразрядного сумматора, нс.
2.2 Разработка логической схемы недвоичного счетчика с коэффициентом пересчета Кпер=12
Необходимое число триггеров будет определяться как минимальное n, удовлетворяющее неравенству 
пер. В данном случае число триггеров n = 4.
В счетчике с коэффициентом пересчета Kпер = 12 двенадцать состояний, причем каждый двенадцатый импульс сбрасывает счетчик в нулевое состояние. Переход счетчика из текущего в следующее состояние связан с переключением триггеров. Для переключения триггеров в требуемые состояния на их входах J и K необходимы определенные уровни сигналов. В таблице 1 показаны все возможные переходы состояний триггера и требуемые для этих переходов уровни сигналов на входах J и K. На основании таблицы 1 в таблице 2 указаны уровни сигналов на входах J и K, которые обеспечивают переходы счетчика в следующее состояние.
Таблица 1 – Таблица переходов JK-триггера
| Вид перехода триггера | Уровни сигналов на входах | |
| J | K | |
| 0®0 | X | |
| 0®1 | X | |
| 1®0 | X | |
| 1®1 | X | |
| Примечание – Знак «X» означает произвольный уровень сигнала (0 или 1). |
Таблица 2 – Таблица переходов счетчика с коэффициентом пересчета Kпер = 12
| Номер входного импульса | Текущее состояние | Следующее состояние | Уровни сигналов на входах триггеров | |||||||||||||
| Q3 | Q2 | Q1 | Q0 | Q3 | Q2 | Q1 | Q0 | J0 | K0 | J1 | K1 | J2 | K2 | J3 | K3 | |
| X | X | X | X | |||||||||||||
| X | X | X | X | |||||||||||||
| X | X | X | X | |||||||||||||
| X | X | X | X | |||||||||||||
| X | X | X | X | |||||||||||||
| X | X | X | X | |||||||||||||
| X | X | X | X | |||||||||||||
| X | X | X | X | |||||||||||||
| X | X | X | X | |||||||||||||
| X | X | X | X |
Пусть к моменту подачи первого импульса счетчик находился в состоянии 0000. Под действием этого импульса должно быть обеспечено новое состояние 0001 (таблица 2). Следовательно, в триггере младшего разряда происходит переход вида 0®1, обеспечиваемый при следующих уровнях на информационных входах: J0 = 1, K0 = X. В остальных триггерах происходит переход вида 0®0, который обеспечивается уровнями J1 = 0, K1 = X, J2 = 0, K2 = X, J3 = 0, K3 = X. Эти значения занесены в клетки карт Карно для входов J и K всех триггеров, соответствующие состоянию счетчика 0000 (рисунок 6). Пользуясь таблицей 2, можно заполнить карты Карно для входов J и K всех триггеров счетчика. При этом следует помнить, что уровни сигналов на входах J и K являются логическими функциями текущего состояния триггеров и на картах Карно (рисунок 1) под Q3, Q2, Q1, Q0 понимается текущее состояние счетчика, т.е. перед поступлением на вход счетчика очередного импульса. На картах Карно знаком «Ф» обозначены неопределенные значения функций возбуждения входов J и K, соответствующие лишним состояниям счетчика.
