Двоичные сумматоры
Правила выполнения арифметических операций
Арифметические действия (операции) относятся к числу наиболее распространенных операций, выполняемых цифровыми устройствами (ЦУ).
Правила выполнения арифметических операций над двоичными числами аналогичны соответствующим правилам десятичной арифметики и сведены в табл.1.
Таблица 1 - Правила и примеры выполнения арифметических операций над двоичными числами.
Двоичное сложение
| Слагаемые к-го разряда | Сумма к-го разряда | Перенос в к+1-й разряд | Пример | |
| 0 + 0 = 0 | 1100 – перенос | |||
| 0 + 1 = 1 | + | 1101 – 1-е слагаемое | ||
| 1 + 0 = 1 | 1100 – 2-е слагаемое | |||
| 1 + 1 = 0 | 11001 – сумма |
Двоичное вычитание
| Уменьшаемое к-го разряда | Вычитаемое к-го разряда | Разность к-го разряда | Заем из в к+1-й разряда | Пример |
| 0 - 0 = 0 | 010 – заем | |||
| 0 - 1 = 1 | 1101 – уменьшаемое | |||
| 1 - 0 = 1 | 1010 – вычитаемое | |||
| 1 - 1 = 0 | 0011 – разность |
Двоичное умножение
| Множимое к-го разряда | Множитель к-го разряда | Произведение к-го разряда | Пример | |
| 0 х 0 = 0 | х | 1010 – множимое 101 – множитель | ||
| 0 х 1 = 0 1 х 0 = 0 1 х 1 = 1 | + + | |||
| 110010 – произведение |
Двоичное деление
Делимое Делитель Частное Пример
к-го разряда к-го разряда к-го разряда
0: 0 =?
0: 1 = 0
1: 0 =?
1: 1 = 1
Для выполнения арифметических операций над двоичными числами со знаком вводят дополнительный (знаковый) разряд, который указывает, является ли число положительным или отрицательным. Если число положительное, в знаковый разряд проставляется символ 0, если же число – отрицательное, то в знаковый разряд проставляется символ 1. Например, число (+ 5) с учетом знакового разряда (отделяется точкой) запишется как 0.101, а число (-3) – как 1.011.
При сложении чисел с одинаковыми знаками числа складываются и сумме присваивается код знака слагаемых, например
Несколько усложняется операция сложения чисел с разными знаками (алгебраическое сложение), что равносильно вычитанию чисел. В этом случае необходимо определить большее по модулю число, произвести вычитание и присвоить разности знак большего (по модулю) числа.
Для упрощения выполнения этой операции слагаемые представляются в обратном или дополнительном кодах поскольку известно, что операция вычитания (алгебраического сложения) сводится к операции простого арифметического сложения двоичных чисел, представленных в обратном или дополнительном кодах. Положительные числа в прямом, обратном и дополнительном кодах имеют один и тот же вид, а отрицательные – различный.
Чтобы представить отрицательное двоичное число в обратном коде, надо поставить в знаковый разряд 1, а во всех остальных разрядах прямого кода заменить единицы нулями, а нули – единицами, т.е. проинвертировать число.
При записи отрицательного двоичного числа в дополнительном коде, надо поставить 1 в знаковый разряд, а остальные разряды получить из обратного кода числа, прибавлением 1 к младшему разряду.
Приведем примеры записи двоичных чисел со знаками в прямом, обратном и дополнительном кодах.
Число Прямой код Обратный код Дополнительный код
+6 0.110 0.110 0.110
-5 1.101 1.010 1.011
-11 1.1011 1.0100 1.0101
Поясним процедуру вычитания чисел 5 и 3, и 3 и 5. Последовательность и взаимосвязь операций представлена в табл. 2.
Таблица 2
Из приведенных примеров следует, что при использовании обратного кода в устройстве, обеспечивающем суммирование многоразрядных двоичных чисел – двоичном сумматоре, необходимо предусмотреть цепь циклического переноса. В случае использования дополнительного кода эта цепь отсутствует.
Из приведенного выше можно сделать следующее заключение. В ЦУ (в компьютере, в частности) нет надобности использовать два специализированных вычислительных устройства, одно из которых – двоичный сумматор, а другое – двоичный вычитатель. Оказывается, что применение простого математического «трюка» (представление двоичных чисел в обратном или дополнительном коде) позволяет приспособить двоичный сумматор для выполнения, как операций сложения двоичных чисел, так и операций их вычитания.
Более того, с помощью двоичного сумматора можно обеспечить также выполнение и операций умножения и деления двоичных чисел (т.е. всех четырех арифметических действий), поскольку умножение представляет собой последовательное сложение, а деление – последовательное вычитание. Примеры выполнения этих операций приведены в табл. 3.
Таблица 3
Двоичные сумматоры
Суммирование многоразрядных двоичных чисел А=anan-1…a0 и B=bnbn-1…b0 производится путем их поразрядного сложения с переносом между разрядами. Поэтому основным узлом многоразрядных сумматоров является комбинационный одноразрядный сумматор, который выполняет арифметическое сложение трех одноразрядных чисел (цифр): цифры данного разряда первого слагаемого (ai), цифры данного разряда второго слагаемого (bi) и цифры (1 или 0) переноса из соседнего младшего разряда (pi). В результате сложения для каждого разряда получаются две цифры – сумма для этого разряда (Si) и перенос в следующий старший разряд (pi+1).
Условное графическое изображение одноразрядного сумматора и его таблица истинности (функционирования) приведены на рис. 1.
| ai | bi | pi | Si | рi+1 | ||||
|
Рис. 1. Условное обозначение (а) и таблица
истинности (б) одноразрядного сумматора
Для синтеза схемы одноразрядного сумматора запишем выражения для Si и pi+1 (выходов сумматора):
(1)
(2)
Схема одноразрядного сумматора, построенная в соответствии с выражениями (1) и (2) приведена на рис. 2.
Многоразрядный параллельный сумматор может быть составлен из одноразрядных сумматоров, число которых равно числу разрядов слагаемых, путем соединения выхода, на котором формируется сигнал переноса данного разряда, с входом для сигнала переноса соседнего старшего разряда. Такой способ организации переноса называется последовательным. Пример построения 3-разрядного параллельного сумматора демонстрирует рис. 3. В сумматорах этого типа перенос распространяется последовательно от разряда к разряду по мере образования суммы в каждом разряде. При наиболее неблагоприятных условиях переноса, например, при сложении чисел 11…11 и 00…01 будет иметь место «пробег» единицы переноса через весь сумматор от самого младшего к самому старшему разряду. Поэтому в наихудшем случае время распространения переноса
Тзд.р.пер.=n×tзд.р.пер.,
где tзд.р.пер. – время задержки распространения переноса в одном разряде;
 |
n – число разрядов сумматора. Данный тип сумматора наиболее прост с точки зрения схемы цепей распространения переноса, но имеет сравнительно низкое быстродействие.
Более высоким быстродействием обладают сумматоры с параллельным переносом, в которых сигналы переноса формируются во всех разрядах одновременно. Этой цели служат специальные схемы ускоренного переноса.
Двоичные вычитатели
В п.1.1 была показана возможность замены операции вычитания двоичных чисел операцией их сложения. Для этого уменьшаемое и вычитаемое представляются в обратном или дополнительном кодах.
Рассмотрим примеры применения двоичного сумматора для выполнения операции вычитания. На рис. 4, а приведена схема 3-разрядного двоичного вычитателя, в которой вычитаемое представлено в обратном коде. Она отличается от схемы двоичного параллельного сумматора (рис. 3.) включением 3-х инверторов, обеспечивающих преобразование двоичного числа B=b2b1b0 (вычитаемого) в обратный код и цепью дополнительного (циклического) переноса с выхода переноса 3-го (старшего) разряда на вход переноса 1-го (младшего) разряда.
На рис. 4, б изображена схема 3-разрядного вычитателя, в которой вычитаемое (B) представлено в дополнительном коде. Последнее достигается подачей (прибавлением) “1” к младшему разряду обратного кода вычитаемого. Необходимость в цепи циклического переноса при этом отпадает.
Двоичные сумматоры - вычитатели
Теперь, когда мы знаем, что двоичные сумматоры можно использовать как для сложения, так и для вычитания, спроектируем схему универсального устройства – сумматора - вычитателя, положив в ее основу схему вычитателя (рис. 4, б). Чтобы эта схема работала как 3-разрядный сумматор, достаточно временно (условно) исключить из нее 3 инвертора и на вход переноса младшего разряда подать “0”. В преобразованном виде эта схема (рис. 5) вместо инверторов содержит три логических элемента М2 (сумма по модулю 2). При подаче 0 на вход V логического элемента М2 информационные биты каждого разряда двоичного числа b2b1b0 проходят через этот элемент без инверсии. Таким образом, при установке 0 на управляющем входе схема складывает двоичные числа a2a1a0 и b2b1b0. Результат появляется на выходных индикаторах. Кроме того, логический 0 на управляющем входе V поступает на вход переноса младшего разряда двоичного сумматора.
 |
Чтобы схема работала как 3-разрядный вычитатель, на управляющем входе V нужно установить уровень логической 1. В этом случае логический элемент М2 действует как инвертор сигналов на входах B одноразрядных сумматоров. Кроме того, логическая 1 на управляющем входе поступает на вход переноса младшего разряда двоичного сумматора.
Сумматоры
Каким образом выполняется суммирование двух положительных чисел в двоичном коде? Например, 3+5=8:
1 1
+ 0101
1000.
Существует большое многообразие сумматоров в [4] приведено 9 типов сумматоров, рассмотрим самые простые из них.
Таблица 1 – Таблица истинности для полного сумматора
| a | b | Cin | S | Cout |
.
Выполнив минимизацию Cout по карте Карно, получим;
.
Сin – перенос из предыдущего младшего разряда,
Cout – перенос с следующий старший разряд.
На рисунке 1 представлена схема одноразрядного полного сумматора.
Рисунок 1 – Схема одноразрядного полного сумматора
Для последовательного выполнения операции сложения (разряд за разрядом) используется один полный сумматор, общий для всех разрядов. Для выполнения операции операнды и перенос подаются на него последовательно, начиная с младших разрядов рисунок 2.
Рисунок 2 – Схема последовательного сумматора
Последовательный сумматор имеет небольшие аппаратурные затраты, но требует большого времени выполнения операции. Более быстродействующим будет параллельный сумматор с последовательным переносом. Для примера рассмотрим четырехразрядный параллельный сумматор с последовательным переносом (рисунок 3).
Рисунок 3 – Схема параллельного сумматора с последовательным переносом
Для каждого разряда в этой схеме используется отдельный одноразрядный полный сумматор. В младший разряд (a0, b0) переноса нет, поэтому Сin =0. На каждый последующий разряд подеется перенос из предыдущего. Хоть сумматор и называется параллельным, на самом деле все разряды обрабатываются не точно одновременно, а только после формирования переноса для данного разряда. Отсюда следует, что быстродействие устройства определяется суммой задержек передачи сигнала переноса с младшего разряда на выход сумматора старшего разряда.