Триггеры на логических элементах

Триггер - это электронное устройство, способное длительно оставаться в одном из двух устойчивых состояний и менять состояние под воздействием внешних сигналов. Оно может оставаться в заданном состоянии и после прекращения действия переключающих сигналов. Приняв одно из состояний за единичное, а другое - за нулевое, можно считать, что триггер хранит (помнит) один разряд двоичного числа (один бит информации).

Триггеры, как изделия микроэлектроники, по характеру функционирования бывают статическими и динамическими. Основу динамических триггеров составляет МОП-структура, выполняющая роль конденсатора. То или иное состояние характеризуется наличием или отсутствием заряда на конденсаторе. Поскольку заряд постепенно рассасывается, динамические триггеры нуждаются в периодическом обновлении информации.

Статические триггеры, о которых идет речь в данном подразделе, строятся на логических элементах. Они не требуют периодической регенерации информации.

Триггер, как правило, имеет два выхода. Один из них называется прямым и обозначается буквой Q, а другой - инверсным и обозначается . Состояние триггера отождествляют с сигналом на прямом выходе, т. е. говорят, что триггер находится в единичном состоянии, когда Q=1, a Q=0, и в нулевом, когда Q=0, Q=l.

Смена состояний имеет много синонимов: переключение, переброс, опрокидывание, запись информации.

Обобщенная структурная схема статических триггеров показана на рис. 3.3. Триггер содержит ячейку памяти и узел управления.

На входы узла управления подаются внешние информационные, сигналы x_i и синхронизирующий сигнал С. Кроме того, могут поступать сигналы Qи , информирующие о состоянии ячейки памяти. Узел управления вырабатывает сигналы S ' и R', которые переключают триггер в соответствии с функцией переходов ,

где к – число внешних информационных сигналов.

Триггеры на логических элементах весьма разнообразны, потому их подразделяют по ряду признаков: по способу записи информации различают триггеры асинхронные и синхронные; по структуре построения - одноступенчатые и двухступенчатые; по функциональному назначению - триггеры RS-, Т-, D-, JK -типов и др.

 

RS-триггеры

Таблица 3.2

S'	R'
		Qn
0		н/о	н/о

Асинхронные RS -триггеры. Это простейшие триггеры, используются как ячейки памяти, в частности, в триггерах других типов. Свое название они получили по обозначениям входов: S (set -установка), с помощью которого устанавливается единичноe состояние; и R (reset -сброс) - нулевое состояние.

Для построения асинхронного RS-триггера достаточно охватить петлей взаимной обратной связи два ЛЭ ИЛИ-НЕ (И-НЕ). Функциональная схема такого триггера в базисе ИЛИ-НЕ и его условное графическое обозначение приведены на рис. 3.4.

Нетрудно убедиться, что при сигналах S^n+l=Rⁿ⁺¹=0 состояние триггера не меняется (Qⁿ⁺¹⁼=Qⁿ) - режим хранения. При подаче на входы комбинации S^n+l=1, Rⁿ⁺¹=0 и S^n+l=0, R^n+I=1 устанавливаются соответственно единичное и нулевое состояние. Если поданы S^n+l= Rⁿ⁺¹=1, т.е. одновременно действуют две противоположные команды, состояние не определено (в том плане, что если неизвестна функциональная схема триггера, о выходных сигналах ничего определённого сказать нельзя). В данном случае (рис. 3.4,а) на обоих выходах нули, и триггер как устройство с двумя неравнозначными выходами Q и теряет смысл. Кроме того, если после комбинации Sⁿ=Rⁿ=1 одновременно подать S^n+l=Rⁿ⁺ⁱ=0, триггер установится в одно из двух состояний не предсказуемо. Поэтому комбинация S^n+l=1, Rⁿ⁺ⁱ = 1 здесь недопустима.

Сокращенная форма задания работы триггера приведена в табл. 3.2. В ней исключена колонка для Qⁿи, поскольку все остальные сигналы относятся к (n+1)-му такту, упрощена индексация входных сигналов (S', R'). Иллюстрирующие работу триггера временные диаграммы показаны на рис. 3.5. Напомним, что перепады входных сигналов обычно совмещают с началом условных тактовых интервалов. Поэтому в дальнейшем без особой надобности эти интервалы в явном виде выделяться не будут. ри использовании ЛЭ И-НЕ (рис. 3.6) входы S и R становятся инверсными. Это означает, что воздействие по ним осуществляется низким уровнем напряжения, и триггер функционирует в соответствии с табл. 3.3.

 

S'	R'
		Qn
		н/о	н/о

Таблица 3.3.

Сигналы S'=R'=1 переводят триггер в режим хранения. При S'=0 и R'=1 на выходе Q^n+l=1, а при S'=1 и R'=0 - Qⁿ⁺¹=0. При комбинации S’=R’=0 состояние не определено.

Быстродействие асинхронного RS - триггера - это максимальная частота следования сигналов S ' и R ', при которой он функционирует без cбоев. Очевидно, она определяется временем переключения обоих ЛЭ

Синхронные RS -триггеры. На рис. 3.7 показана функциональная схема синхронного RS -триггера на элементах И-НЕ и его условное графическое обозначение.

Он содержит асинхронный RS- триггер на ЛЭ3 и ЛЭ4 и узел управления на ЛЭ1 и ЛЭ2, объединенных по входу синхронизации С. Таблица состояний его при С'=1 такая же, как для асинхронного триггера с прямыми входами(табл. 3.2).

Действительно, пусть С'=0. Независимо от значений внешних сигналов S' и R' на входах асинхронного триггера S₁ = R₁=1. Он имеет инверсные входы и в соответствии с табл. 3.3 работает в режиме хранения. Пусть С'=1. Если S'=R'=0, то S’₁ = R’₁=1 - режим хранения, Если S'=l и R'=0, то S’₁ = 0 и R’₁=1. Поэтому Q'=l. При S'=0 и R'=1 наоборот- Q'=0. Комбинация S'=R'=1 как и в асинхронных триггерах, недопустима.

На основании принципа двойственности можно утверждать, что если триггер выполняется на элементах ИЛИ-НЕ, все его входы становятся инверсными. Он работает в соответствии с табл.3.3

В цифровой аппаратуре находят применение также двухступенчатые триггеры. Структура и условное обозначение двухступенчатого синхронного RS -триггера изображены на рис. 3.8. В основном поле графического обозначения помещены две буквы Т. Ступени схемы, представляющие собой одноступенчатые синхронные RS -триггеры, включены последовательно и благодаря инвертору управляются противофазными синхронизирующими сигналами. Поэтому если первая ступень работает в режиме приема инфор мации (С’=1), то вторая -в режиме хранения (С'=0) "и наоборот: при С'=0 для первой ступени режим хранения, а для второй режим переписи информации из первой ступени.

Т-триггеры

Т -триггер (счетный триггер) имеет всего 1 информационный вход обозначаемый +1. Смена состояния происходит при каждом поступлении на него единичной информации (1 или 0). Если вход триггера прямой, изменение состояния происходит при поступлении перепада 0-1, если инверсный – 1-0. Условное графическое обозначение Т-триггера показано на Рис. 3.10. Переключение по каждому входному импульсу можно трактовать как подсчет их по модулю 2. Такое свойство триггера используется в счетчиках и сумматорах.

В интегральном исполнении в виде самостоятельных изделий Т -триггеры не изготавливаются, так как их функции могут исполнять JK и D -триггеры. Счетный режим у них получается путем коммутации выводов или подачи определённых сигналов.

3.2.3 D –триггеры

D -триггеры имеют информационный вход D и вход синхронизации С и функционируют согласно таблице состояний 3.4. С подачей синхронизирующего сигнала С' триггер устанавливается в состояние Qⁿ⁺¹ =D' и сохраняет его до поступления последующего сигнала С'.

 

Таблица 3.4

Иными словами, триггер осуществляет задержку двоичной информации, поступающей на вход D, на период следования синхронизирующего сигнала С'. Поэтому его называют еще триггером задержки. Свое название получил от слава Delay - задерживать. В микроэлектронной схемотехнике находят применение D -триггеры как со статическим, так и динамическим входом синхронизации.

На рис. 3.11 приведена простейшая схема D -триггера с прямым статическим входом С. При С'=0 логические элементы ЛЭ1 и ЛЭ2 выключены (S’=R’=1). Поэтому асинхронный D-триггер (ЛЭЗ и ЛЭ4), являющийся ячейкой памяти с инверсными входами, работает в режиме хранения.

Сигнал С'=1 разрешает передачу информации со входа D в ячейку памяти. Происходит это так. Если D'=0, то S'=l, R’=0 и Q^n+l= 0; если D’=1, то S' = О, R'=1 и Qⁿ⁺¹=l.

Работу триггера иллюстрирует рис. 3.12. Заметим, что изменения информации на входе D во время действия синхронизирующего сигнала передаются на выход триггера (t₁<t<t₂).

Обычно это нежелательно. Поэтому, когда необходимо фиксировать информацию только в определенные моменты временя, применяют либо очень короткие импульсы С', либо D-триггер с динамическим входом С.

Наиболее распространенной схемой интегрального D-триггера динамической синхронизацией является схема на трех асинхронных RS-триггерах (рис. 3.13). Триггер на ЛЭ5 и ЛЭ6 служит ячейкой памяти, а два других - на ЛЭ1, ЛЭ2 и ЛЭЗ, ЛЭ4-являются вспомогательными, образуют узел управления. Наряду со входами D и С могут быть также входыасинхронной установки в единичное и нулевое состояния (S и R). Асинхронность этих входов на условном графическом обозначении подчеркивается отделением их от области метки C с помощью перегородок. Принцип действия триггера поясняется временными диаграммами напряжений на выходах логических элементов (рис. 3.14). Диаграммы построены с учетом времени задержки переключения ЛЭ t_зд.ср, позволяющего повысить наглядность причинно-следственных связей в триггере. Пусть в исходном состоянии (t<t₁) D'=l, C'=0. Сигнал С'=0 подается на входы ЛЭ2 и ЛЭЗ, поэтому они выключены (y₂=y₃=1), ячейка памяти (ЛЭ5, ЛЭ6) работает в режиме хранения. Для однозначности принято Q'=0. На входах ЛЭ4 две единицы, значит, y₄=0, а связанный с его выходом ЛЭ1 выключен (y₁==1) С поступлением синхронизирующего сигналa (t = t₁) в течение ближайшего интервала t_зд.ср включается ЛЭ2, так как на его входах действуют единичные уровни. Элемент ЛЭЗ свое состояние не меняет.

В течение второго интервала дискретизации возможно переключение ЛЭ1, ЛЭЗ, ЛЭ5, на входы которых поступил сигнал y₂=0. Поскольку ЛЭ1 и ЛЭЗ были выключены, их состояние не меняется. Выключится лишь ЛЭ5 (Q'=l).В течение третьего интервала дискретизации включается лишь ЛЭ6 (Q'=0). На этом переходные процессы в триггере заканчиваются. Аналогичным образом строятся диаграммы при других комбинациях внешних сигналов С' и D’.

Опуская описание такого построения, проведем анализ полученных результатов. Из рис. 3.14 видно, что, во-первых, триггер действительно работает в соответствии с функцией перехода Qⁿ⁺¹ = D'. Во-вторых, он переключается только в моменты поступления логического перепада 0-1 на выходе С. Причем, изменение информации на входе D как во время действия синхронизирующего сигнала (С’=1), так и во время паузы (С'=0) не приводит к изменению состояния триггера.

Так как, вход синхронизации прямой динамический. Благодаря этомутриггер фиксирует входную информацию только по фронту импульса С (рис.3.15).

Динамичность синхронизации позволяет использовать D-триггера в качестве Т-триггера. Счетный режим получается путем подключения входа D к выходу Q (рис. 3.16). Действительно, до момента поступления очередного синхронизирующего сигнала (C’=1) на информационном входе D' = Qⁿ, следовательно, в результате воздействия сигнала состояние триггера станет Q^n+l=D' = Qⁿ. Выражение Qⁿ⁺¹ =Qⁿ является функцией переходов Т-триггераБыстродействие триггера в счетном режиме определяется минимальным периодом следования счетных импульсов, который, в свою очередь, соответствует логической глубине, т.е. наиболее длинному пути прохождения сигнала. Из рис. 3.13. и 3.14. следует, что логическая глубина (с учетом связи D c )равна пяти: ЛЭ2-ЛЭ5-ЛЭ6-ЛЭ4-ЛЭ1 и

Минимальная длительность счетных импульсов равна минимальной длительности управляющих сигналов на входах ячейки памяти (асинхронного RS-триггера) и составляет t_и..мин =2t_зд.ср.

Триггеры типа D могут выполняться такжедвухступенчатыми. Для этого используются D-триггеры со статической синхронизацией (рис. 3.17). Порядок работы двухступенчатого D-триггера такой же, как двухступенчатого RS-триггера. Во время действия сигнала С'= 1 информация со входа D записывается в триггер первой ступени, а при С'=0 - второй ступени. При этом вторая ступень фиксирует лишь то состояние первой ступени, которое имело место в момент среза импульса синхронизации. Иначе говоря, двухступенчатость структуры придает ей свойство динамической синхронизации. Заметим, это правило является общим для двухступенчатых триггеров других типов.

3.2.4 JK-триггеры

 

JK-триггер имеет два информационных входа (J, K) и вход синхронизации (рис. 3.18). Работает он согласно функции переходов соответствующей ей таблице состояний 3.5.

J’	К'	Qn+1
		Qn

С поступлением синхронизирующего сигнала С’ и при наличии на информационных входах сигналов J'=K'=1 триггер переключается в противоположное состояние (), т. е. работает в счетном режиме. В остальных случаях он функционирует как синхронный триггер с прямыми входами (табл. 3.2), если вход J считать входом S, вход К - входом R. Триггер JK -типа может работать и как D -триггер, если исключить случаи равнозначности сигналов J’ и K’. Иными словами, он является универсальным. На рис. 3.19 показаны схемы использования его в режимах: а) синхронного RS -триггера (при условии исключения комбинации J'=K'=1), б) Т -триггера, в) D -триггера.

На практике наиболее широкое распространение получили двухступенчатые JK -триггеры. Их структурная схема и условное графическое обозначение представлены на рис. 3.20. По составу и связям схема аналогична двухступенчатому RS -триггеру (рис. 3.17)

Добавлены лишь обратные связи с выходов второй ступени на входы первой, исключающие неопределенное состояние при комбинации J'=K'=1. Для создания обратных связей триггер первой ступени содержит по два входа S и R, объединенных конъюнктором.

В целом организация работы двухступенчатого JK -триггера такая же, как и во всех ранее рассмотренных двухступенчатых структурах - поочередный переход ступеней из режима приема информации в режим хранения, определяемый синхронизирующим сигналом. Однако переход триггера в то или иное состояние зависит не только от информационных сигналов J ' и К', но и от состояния его в предыдущем такте. Покажем это на примере работы, когда J'=K'=1. Если до поступления очередного сигнала С'=1 на выходе Qⁿ=О, то на обоих входах S первого триггера будет единичный уровень, а на одном из входов R - нулевой. Поэтому в момент поступления сигнала С'=1 первый триггер установится в единичное состояние, а после окончания его (С'=0)-также второй триггер (Qⁿ⁺¹=l). В силу осевой симметрии схемы очевидно, если Qⁿ=l, то Qⁿ⁺¹=0. Итак, имеет место счетный режим:

Временные диаграммы, иллюстрирующие работу JK -триггера, приведены на рис. 3.21, а вариант реализации (ИС 133ТВ1) на рис. 3.22. Он имеет по три входа J и К, связанные операцией И, а также асинхронные входы S и R для установки триггера в единичное и нулевое состояния независимо от сигналов на информационных и синхронизирующем входах. Триггер первой ступени (ведущий триггер) образован элементами D1 и D2, а второй ступени (ведомый) - элементами D3...D8. Узел управления ведомого RS - триггера (D3….D6)кроме обычной роли исполняет также роль инвертора сигнала С' для второй ступени (D5,D6).

Многие серии цифровых ИС наряду с двухступенчатыми триггерами содержат одноступенчатые с динамической синхронизацией. С точки зрения функционирования между ними отличий нет. Но этим самым обеспечивается разнообразие некоторых потребительских свойств триггеров. Например, триггер, входящий в состав К155ТВ15 (рис. 3.23), имеет один информационный вход прямой, а другой инверсный, вход синхронизации динамический. Такая особенность позволяет преобразовать его в D-триггер с прямыми входами путем простого соединения выводов.

Быстродействие (в счетном режиме) зависит от конкретной схемы и обычно несколько уступает быстродействию.

Как отмечалось ранее, выполняемые по КМОП технологии цифровые ИС имеют более широкий набор базовых элементов, Чем ИС любой другой технологии. Это и предопределило схемотехническую специфику КМОПТЛ устройств. В частности, стало возможным вводить в выходные цепи двунаправленные ключи к тем самым получать третье (высокоимпедантное) состояние по входам. Введение же ключей во внутренние информационные цепи позволило упростить реализацию сложных триггеров.

На рис. 3.24 показана структура, обладающая свойствами D-триггера со статическим входом синхронизации и нашедшая применение в двухступенчатых триггерах различных типов. Ячейка памяти у нее образована с помощью двух охваченных взаимными обратными связями инверторов (D1, D2). Причем одна цепь обратной связи (с выхода D2 на вход D1)коммутируется двунаправленным ключом К2. Замыкание цепи происходит при подаче сигнала С'=0. Ключ K1 имеет прямой вход разрешения Е, поэтому при С'=0 он разомкнут, и ячейка памяти от информационного входа D отключена. Триггер работает в режиме хранения.

Если на вход С подать С'=1, ключи переключаются, и информация со входа D поступает на инверторы и далее на выходы Q и . Следующий сигнал С'=0 обеспечивает фиксацию состояния инверторов.

На рис. 3.25 приведен пример схемы JK -триггер а, в ступенях которого используется вышеописанный D -триггер. К отличительным особенностям триггеров с двунаправленными ключами следует отнести критичность их работы к длительности фронта (спада) импульса С'. Очень медленное изменение сигнала может стать причиной того, что ключи К1 и К2 (рис. 3.24) Идут заперты в течение времени, соизмеримом с временем задержки переключения триггера. В результате после завершения переходных процессов триггер окажется в неопределенном состоянии.

С указанной особенностью считаться необходимо, однако практические условия возникновения аномально плохих синхронизирующих импульсов весьма редки. Например, для триггера К561ТВ1 допустимая длительность фронта и спада импульса синхронизации составляет 5мкс, в то время как длительность перепадов на выходах любой ИС серии К561, которая может служить источником сигнала С', не превышает нескольких десятков наносекунд.

Несимметричные триггеры

 

Несимметричный триггер, как и симметричный, обладает двумя устойчивыми состояниями, смена которых, благодаря наличию положительной обратной связи, происходит скачкообразно. Он имеет один вход и один или два выхода. Отличие состоит в том, что у него гистерезисная передаточная характеристика и состояния определяются уровнем входного напряжения. Если U_вх ниже наименьшего порогового значения, (U¹_пор) то на выходе один из логических уровней, если U_вх выше наибольшего порогового значения (U⁰_пор), то - другой логический уровень.

Несимметричный триггер впервые был описан О. Г. Шмиттом. Позже были разработаны различные схемные исполнения, но все они по-прежнему называются триггерами Шмитта.

Наборы триггеров Шмитта выпускаются в виде ИС в составе многих серий (133, К155, К555, 564, К118, К119 и др.). На 3.26 представлена принципиальная схема, условное изображение и передаточная характеристика одного из двух таких триггеров микросхемы К155ТЛ1. Он содержит ДТЛ элемент 4И (Т1, R1 и антизвонные диоды Д1...Д4), собственно триггер Шмитта (Т2, Т3, R2,R3, R4), каскад сдвига уровня (Т4, Д5, R5, R6) и сложный инвертор (остальная часть схемы). Если выполнение входной логической операции не требуется, входы соединяются между собой.

Гистерезисный характер передаточной характеристики объясняется тем, что через резистор R3 протекают разные токи в зависимости от того, какой из транзисторов триггера Шмитта открыт и насыщен - Т2 или ТЗ. В данном случае при насыщенном ТЗ и запертом Т2 (U_вх мало) ток через R3, следовательно, и падение напряжения на нем больше, чем при обратном состоянии транзисторов. Значит, отпирающее напряжение, подаваемое на базу Т2 со входа схемы, выше, чем запирающее, т. е. U⁰_пор > U¹_пор. Если предположить, что R2 R4, то разница между токами резистора составляет примерно 2 раза. Так же будут отличаться между собой пороговые уровни.

В цифровых устройствах триггеры Шмитта находят применение в качестве пороговых устройств и формирователей прямоугольных импульсов из сигналов произвольной формы. Благодаря тому, что U⁰_пор> U¹_пор, достигается повышение помехоустойчивости. Отсюда очевидная целесообразность использования их также в качестве приемников сигналов в линиях, подверженных воздействию помех.

Триггеры Шмитта выпускаются в виде ИС и в аналоговых сериях, например, КП8ТЛ1. Они могут питаться парафазным напряжением, поэтому пороговые уровни находятся вблизи нуля. Триггеры удобны для использования в качестве дискриминаторов, амплитудных селекторов, формирователей.

Счетчики и делители

Счетчик предназначен для подсчета количества единиц информации (счетных импульсов). Поступление единицы информации заключается в воздействии на вход счетчика перепада напряжение 0-1 при прямом входе или 1-0 при инверсном входе. Так один импульс содержит тот и другой перепады, то его и отождествляют с единицей информации независимо от типа входа счетчика.

Счетчик имеет К_п устойчивых состояний, каждое из которых повторяется после подсчета К_л счетных импульсов. Иначе говоря, счет импульсов осуществляется с коэффициентом (модулем) перерасчета К_п.

По способу кодирования числовой информации различают счетчики с позиционным (единичным, двоичным, десятичным и т. д.) и непозиционным (например, в кодах Грея) кодированием. В счетчиках с позиционным кодированием числовое выражение текущего стояния определяется формулой

где п - количество разрядов; Q_t - логическое значение разряда (Q_i=0,1); М_i - вес i-гo разряда.

В счетчиках с непозиционным кодированием разряды не имеют постоянных весов, и числовое выражение состояния предписывает каждому набору значений Q_i. Этот тип счетчиков встречается. Каждомупрактике существенно реже, чем счетчики с позиционным кодированием.

Ниже рассматриваются наиболее распространенные счетчики, идущие счет в двоичной системе счисления, - двоичные счетчики. В основу их построения положены п счетных триггеров. Каждому из них ставится в соответствие один определенный вес и набора: 2°, 2¹…2^n-1. Количество поступивших импульсов представляется в виде суммы

 

 

или для краткости записи-в виде позиционного набора Q_n-1 Q_n-2…Q₁ Q₀. Максимальный коэффициент пересчета двоичного счетчика К_п = 2^п.

Счетчики подразделяются еще по другим классификационным признакам. По назначению различают суммирующие, вычитающие реверсивные; по способу запуска - асинхронные и синхронные; по способу организации переноса - с последовательным, сквозным и параллельным переносами.

Основными параметрами счетчиков являются: разрешающая способность, время установления и емкость.

Разрешающая способность - это минимальный период следования счетных импульсов Т_ст, при которых сохраняется работоспособность счетчика. Обратная величина

характеризует максимальную частоту счета.

Время установления Т_уст -это интервал между началом подачи на вход счетного импульса и моментом окончания самого продолжительного переходного процесса в счетчике.

Параметры Т_ст и Т_уст характеризуют быстродействие счетчика.

Емкость счетчика определяется максимальным числом импульсов, которое он может зарегистрировать. Численно емкость равна коэффициенту пересчета К_n.

Делители - это те же счетчики, но имеют, как правило, один выход, на котором появляется импульсный сигнал после каждых К_п счетных импульсов. Нередко предусматривается возможность изменять коэффициент деления К_n, с помощью специального управляющего кода. В принципе делители можно строить и на основе двоичных счетчиков, подключив к выходам дешифратор какого-либо одного состояния.

В большинстве практических случаев интегральные пересчетные устройства делаются комбинированными - счетчиками-делителями. С этой целью счетчик дополняют дешифратором старшего состояния, выходной сигнал которого может быть использован как сигнал переноса при наращивании разрядности с помощью нескольких микросхем, либо как выходной сигнал делителя.

 

3.3.1 Счетчики с последовательным переносом

Суммирующие счетчики. Суммирующий счетчик должен функционировать так, чтобы при поступлении на его вход одного импульса записанное в нем число увеличилось на единицу. Принцип построения суммирующего счетчика следует из правила прибавления к двоичному числу единицы. В соответствии с этим правилом, например, трехразрядный счетчик должен последовательно принимать состояния 000, 001, 010, 011, 100,...,111.

Видно, что триггер младшего разряда переключается каждым счетным импульсом, т. е. входом счетчика служит вход этого триггера. Состояния второго и третьего триггеров меняются соответственно каждым вторым и четвертым импульсом. Это обеспечивается последовательным соединением триггеров.

Из правила прибавления к двоичному числу единицы также известно, что изменение значения i- го разряда происходит тогда, когда до прибавления очередной единицы все предыдущие разряды были единицами. Отсюда следует правило: если триггеры имеют прямой счетный вход, то он подключается к инверсному выходу предыдущего триггера; если имеет инверсный вход, то он подключается к прямому выходу. Иллюстрирующий пример трехразрядного суммирующего счетчика с временными
диаграммами работы и условным изображением приведен на рис. 3.27. Счетчик может принимать 8 различных состояний, которые повторяются через каждые 8 входных импульсов (К_n=8). С наибольшей частотой переключается триггер младшего разряда, следовательно, разрешающая способность счетчика делится временем задержки переключения триггера (Т_ст=Т_тг). положение распространяется на все типы двоичных счетчиков. Данный счетчик называют сметчиком с последовательным переносом, так как переключение триггера i-го разряда происходит, в результате последовательного переключения всех предыдущих триггеров младших разрядов, т. е. информация распространяется по цепочке триггеров последовательно. Время установления счетчика

Это говорит о том, что если, например, необходимо снимать информацию после каждого входного импульса, период следования их должен быть .

Существенное ухудшение быстродействия с ростом разрядности - основной недостаток счетчиков с последовательным переносом.

Вычитающие счетчики

При подаче на вход вычитающего счетчика одного счетного импульса ранее записанное в нем число уменьшается на единицу. Принципы построения вычитающих счетчиков основаны на правилах вычитания двоичных чисел и отличаются от принципов построения суммирующих счетчиков лишь тем, что если триггеры имеют прямой вход +1, то его подключают к прямому выходу предыдущего триггера, если вход инверсный, то подключают к инверсному выходу. На рис. 3.28 приведен пример, аналогичный
рис. 3.27. Здесь дополнительный вход 5 позволяет предварительно устанавливать все триггеры в единичное состояние.

Заметим, что данный счетчик можно рассматривать как суммирующий, а суммирующий (рис. 3.27) - как вычитающий при инвертировании выходных сигналов Q₁ или съеме информация

с выходов .

Реверсивные счетчики. Они могут работать как в режиме суммирования, так и вычитания. Переключение режимов осуществляется коммутацией входов всехтриггеров (кроме триггера младшего разряда к инверсным или прямым выходам предыдущих триггеров 3.29). Переключение режима выполняет сигнал Е'. При Е’=1 прямой вход i -готриггера коммутируется младшему выходу (i -1)-го триггера, что соответствует режиму выравнивания. При Е'=0 вход подключается к инверсному выходу, и триггер становится суммирующим.

Универсальность реверсивного счетчика достигается ценой введения дополнительно п -1 логических элементов и ухудшения быстродействия: T_зд.ср - среднее время задержки переключения ЛЭ И-ИЛИ. Заметим, что правило соединения информационных входов триггеров для получения, суммирующих и вычитающих счетчиков распространяется и на счетчики с ускоренным переносом. Поэтому с целью сокращения материала ниже рассматриваются счетчики только суммирующего типа.