Создайте в схемотехническом редакторе модифицированный элемент NAND 2, как показано на рисунке 3.
Рисунок 3. Модифицированный элемент NAND 2
По указанию преподавателя задайте требуемые входные воздействия, выходную ёмкость.
Рассчитайте времена фронтов выходных сигналов и задержку прохождения сигналов при различных комбинациях входных значений. В качестве примера можно использовать следующее spice описание:
*NAND2 Gate with stacked transistors
*Propagation Delay, Transition Time
***Spice model
.lib "SAED90nm.lib" 'TT_12'
***********************************
***Netlist
mg_pmos4t1 N00316 ina vdd vdd p12 L=0.1u W=0.7u
mg_pmos4t2 out ina N00316 vdd p12 L=0.1u W=0.7u
mg_pmos4t3 out inb N00393 vdd p12 L=0.1u W=0.7u
mg_pmos4t4 N00393 inb vdd vdd p12 L=0.1u W=0.7u
mg_nmos4t5 out ina N00720 gnd n12 L=0.1u W=0.27u
mg_nmos4t6 N00720 ina N00686 gnd n12 L=0.1u W=0.27u
mg_nmos4t7 N00686 inb N00650 gnd n12 L=0.1u W=0.27u
mg_nmos4t8 N00650 inb gnd gnd n12 L=0.1u W=0.27u
***********************************
***Parameters
.param tr=TR_val
.param freq = FREQ_val
.param per = '1/freq'
.param vdd = vdd_val
.param tst = '0.5*per'
.param pw = '0.5*per-tr'
.param Temp = Temp_val
.param LOAD = LOAD_val
**********************************
***Supply Voltage
vvdd vdd 0 vdd
vvss vss 0 0
**********************************
***Temperature
.temp Temp
**********************************
***Input Signals
vina ina 0 pulse (vdd 0 'tst+0*per' tr tr pw '2*per')
vinb inb 0 pulse (vdd 0 'tst+1*per' tr tr pw '2*per')
**********************************
***Load
cload out 0 LOAD
**********************************
***Measures
***Propagation Delay
.measure tran tplh_ina_out trig v(ina) val='0.5*vdd' fall=1 targ v(out) val='0.5*vdd' rise=1
.measure tran tphl_ina_out trig v(ina) val='0.5*vdd' rise=1 targ v(out) val='0.5*vdd' fall=1
.measure tran tplh_inb_out trig v(inb) val='0.5*vdd' fall=1 targ v(out) val='0.5*vdd' rise=2
.meas tran tphl_inb_out trig v(inb) val='0.5*vdd' rise=1 targ v(out) val='0.5*vdd' fall=2
***Transition Time
.meas tran ttlh_ina_out trig v(out) val='0.1*vdd' rise=1 targ v(out) val='0.9*vdd' rise=1
.meas tran tthl_ina_out trig v(out) val='0.9*vdd' fall=1 targ v(out) val='0.1*vdd' fall=1
.meas tran ttlh_inb_out trig v(out) val='0.1*vdd' rise=2 targ v(out) val='0.9*vdd' rise=2
.meas tran tthl_inb_out trig v(out) val='0.9*vdd' fall=2 targ v(out) val='0.1*vdd' fall=2
***Dynamic Power
.meas tran dynamic avg P(vvdd) from '1*per' to '5*per'
***********************************
***Options
.option post
.option probe
|
|
***********************************
.probe v(*)
***********************************
***Analysis
.tran '0.01*tr' '5*per'
***********************************
.end
Рассчитайте статическую мощность утечки при различных комбинациях входных значений. В качестве примера можно использовать следующее spice описание:
*NAND2 Gate with stacked transistors
*Leakage current
***Spice model
.lib "SAED90nm.lib" 'TT_12'
***********************************
***Netlist
mg_pmos4t1 N00316 ina vdd vdd p12 L=0.1u W=0.7u
mg_pmos4t2 out ina N00316 vdd p12 L=0.1u W=0.7u
mg_pmos4t3 out inb N00393 vdd p12 L=0.1u W=0.7u
mg_pmos4t4 N00393 inb vdd vdd p12 L=0.1u W=0.7u
mg_nmos4t5 out ina N00720 gnd n12 L=0.1u W=0.27u
mg_nmos4t6 N00720 ina N00686 gnd n12 L=0.1u W=0.27u
mg_nmos4t7 N00686 inb N00650 gnd n12 L=0.1u W=0.27u
mg_nmos4t8 N00650 inb gnd gnd n12 L=0.1u W=0.27u
***********************************
***Parameters
*.param tr=TR_val
*.param freq = FREQ_val
*.param per = '1/freq'
*.param vdd = VDD_val
*.param tst = '0.5*per'
*.param pw = '0.5*per-tr'
*.param Temp=Temp_val
*.param LOAD = LOAD_val
**********************************
***Supply Voltage
vvdd vdd 0 vdd
vvss vss 0 0
**********************************
***Temperature
.temp Temp
**********************************
vina ina 0 pwl (0 0 'per' 0 'per+tr' vdd '10*per' vdd)
vinb inb 0 pwl (0 0 'pw' 0 'pw+tr' vdd 'per' vdd 'per+tr' 0 'per+pw' 0 'per+pw+tr' vdd '10*per' vdd)
**********************************
***Load
cload out 0 LOAD
**********************************
***Measures
***Leakage Power
.meas tran Ileak00 find I(vvdd) at='pw/2'
.meas tran Ileak01 find I(vvdd) at='1.5*pw'
.meas tran Ileak10 find I(vvdd) at='2.5*pw'
.meas tran Ileak11 find I(vvdd) at='3.5*pw'
.meas tran Pleak00 param='Ileak00*vdd'
.meas tran Pleak01 param='Ileak01*vdd'
.meas tran Pleak10 param='Ileak10*vdd'
.meas tran Pleak11 param='Ileak11*vdd'
***********************************
***Options
.option post
.option probe
***********************************
.probe v(*)
.probe i(vvdd)
***********************************
***Analysis
.tran '0.01*tr' '5*per'
***********************************
.end
МЕТОДИКА ВЫПОЛНЕНИЯ РАБОТЫ
Для каждой из схем:
а) получите графики входных и выходных сигналов
б) измерьте параметры tPHL и tPLH (т.е. задержку прохождения сигнала) и их среднее значение.
в) измерьте параметры tTHL и tTLH (т.е. времена фронтов) и их среднее значение
|
|
г) измерьте среднее значение тока iavg и значение динамической мощности Pavg
д) измерьте среднее значение тока утечки ileak и значение статической мощности Pleak
е) постройте графики зависимости tP, tT, iavg, ileakmax, Pdyn и Pleak для различных входных векторов.
Для всех схем:
Сравните зависимости tP, tT, iavg, ileakmax для различных входных векторов для двух типов схем. Объясните причину возросшего тока утечки в модифицированной схеме с транзисторами включёнными в стек при входной комбинации 11. Исходя из полученных данных назовите входную комбинацию, при которой уменьшение тока утечки является максимальным, объясните почему. Сделайте выводы относительно входных комбинаций, при которых стек эффект проявляет себя лучше всего.
СОДЕРЖАНИЕ ОТЧЕТА
1. Исследованные схемы и их описания
2. Тексты входных файлов
3. Полученные путем моделирования электрические характеристики и функциональные диаграммы: средняя потребляемая мощность, задержки.
4. Анализ результатов моделирования.
5. Ответы на контрольные вопросы
6. Краткое заключение