Вычислитель в любом современном УЧПУ представляет собой микро - ЭВМ в том или ином виде. Структурная схема вычислителя в УЧПУ МС2101 показана на рис. 2.3. Вычислитель содержит все минимально необходимые элементы микро-ЭВМ:
- арифметико-логическое устройство (АЛУ) - микропроцессор,
- оперативное запоминающее устройство (ОЗУ),
- постоянное запоминающее устройство (ПЗУ),
- систему формирования тактовых импульсов (ГТИ),
- программируемый таймер,
- блок радиальных прерываний (БРП),
- блок портов связи (ТЛГ).
ПЗУ ОЗУ
 |  | ||||||||||
 | |||||||||||
 | |||||||||||
 |  | ||||||||||
Магистраль Ретранс. Магистраль Ретранс. Магистраль модуля
 | |||||
 |  | ||||
АЛБ Ретранс.
 |
МП
Таймер БРП ТЛГ
ГТИ
Рис. 2.3. Структурная схема ВЧС.
Все составляющие ВЧС связаны между собой многоадресным параллельным каналом - магистралью, для разгрузки отдельных участков магистрали в местах их стыковки установлены ретрансляторы. Сигналы через ретрансляторы передаются усиленными по мощности без какого либо их преобразования. Каждый элемент ВЧС кроме обычных функций частей микро - ЭВМ, выполняет и функции узко специфичные для устройств ЧПУ.
Так ПЗУ кроме обычных загрузочных (стартовых) программ, необходимых для любой микро-ЭВМ, предназначено для хранения и отработки основного инвариантного программного обеспечения УЧПУ, поскольку одним из важнейших требований к устройствам хранения ПМО в УЧПУ является надежность.
ОЗУ предназначено для хранения отрабатываемой управляющей программы, а также хранения результатов промежуточных вычислений, например, при интерполяции.
БРП - служит концентратором запросов на обслуживания устройств по прерываниям, поскольку применяемый микропроцессор имеет ограниченное число входов для запросов на прерывание.
Таймер - представляет собой программируемое устройство для синхронизации программных задач, обеспечивающих работу отдельных узлов УЧПУ и управляемого оборудования.
ТЛГ - два или три последовательных одноадресных канала связи типа токовая петля с гальваническими развязками на входе и выходе. Предназначены для обмена информацией между модулями, а также между УЧПУ и вышестоящими иерархическими уровнями СУ ГПС.
Для обеспечения синхронной работы микропроцессора и всех составных частей ВЧС имеется система синхронизации ГТИ, вырабатывающая несколько импульсных последовательностей с различными частотами, полученными путем деления частоты основного, задающего генератора импульсов. Рассмотрим устройство и принцип работы основных элементов вычислителя.
ПЗУ
ПЗУ служит для хранения основного, инвариантного к типу станка программно-математического обеспечения, часть же ПМО, обеспечивающая работу электроавтоматики станка обычно адаптируется к конкретному типу, а иногда и конкретному станку данного типа, поэтому хранится в энергонезависимой памяти и переписывается в ОЗУ при запуске системы. В УЧПУ типа МС2101 для хранения изменяемой части ПМО применяются накопители на ЦМД - кристаллах (о них речь будет идти в четвертом блоке курса). Для хранения же инвариантной части ПМО в рассматриваемом УЧПУ применяются два типа ПЗУ: либо постоянное неперепрограммируемое ПЗУ типа К17801РУ2, либо перепрограммируемое ПЗУ со стиранием информации ультрафиолетовым излучением с использованием микросхем типа К573РФ3. Конструктивно и по составу управляющих сигналов оба вида ПЗУ идентичны и могут заменять друг друга. Поэтому перепрограммируемые (ППЗУ) микросхемы используются на начальной стадии разработки ПМО, а после окончательной отработки программы “прошиваются” в ПЗУ. На рис.2.6. показана принципиальная схема микросхемы К573РФ3.
42 + 5 в.
3 CE AD0 16
AD1 15
1 RE AD2 14
AD3 13
CS AD4 4
22 WE/RE AD5 5
AD6 6
AD7 7
12 GND AD8 8
AD 9 9
21 Ucc1 AD10 10 Рис.2.6. Принципиальная
AD11 11 схема микросхемы К573РФ3 
2 24 U cc2 AD12 17 (К1801РУ2).
AD13 18
AD14 19
AD15 20
RPLY 2
Отличительной особенностью данных микросхем является то, что они имеют встроенную интерфейсную часть (селектор адреса и схему ответа на обращение), что представляет определенное достоинство и удобство при конструировании, поскольку микросхема устанавливается непосредственно в магистраль. Это позволяет не только уменьшить количество микросхем, но и достичь значительной экономии потребляемой мощности. Для управления микросхемой используются следующие группы сигналов:
- совмещенная шина адрес/данные AD0...AD15?
- сигнал ответа на обращение к микросхеме RPLY (на магистрали ASW),
- сигнал синхронизации обмена CE (на магистрали MSA),
- сигнал чтения RE (на магистрали MSR).
Остальные сигналы являются служебными:
- WE/RE используется только при программировании микросхемы,
- сигнал CS - для реализации многостраничной структуры ПЗУ.
Дело в том, что для ПЗУ в адресном пространстве микропроцессора отведено всего 24К, что явно недостаточно. Поэтому для увеличения объема ПЗУ установлено дополнительно две микросхемы по 8К каждая, и имеющие те же адреса, что и первые две микросхемы, однако обращение к тем или другим микросхемам регулируется состоянием специального триггера, находящегося в регистре состояния ОЗУ (см. ниже). Отключаемые от магистрали микросхемы ПЗУ переводятся по выходам в третье состояние. На рис. 2.7. показана структура двухстраничного ПЗУ УЧПУ МС2101. Общий объем памяти ПЗУ составляет:
- Первая страница 3х8К = 24К.
- Вторая страница 2х8К = 16К.
 |  | |
CE CE CE
RE RE RE
AD AD AD
CS CS CS
5 разряд
РС ОЗУ Магистраль
СЕ СЕ
RE RE
| |||
 |
CS CS
 | |||||
| |||||
 |
Рис. 2.7. Схема двухстраничной организации ПЗУ.
- ОЗУ
ОЗУ предназначено для хранения отрабатываемой управляющей программы, хранения промежуточных результатов вычислений, а также хранения изменяемой части ПМО непосредственно при работе УЧПУ. Поскольку сбои в процессе хранения информации в ОЗУ недопустимы, то для повышения надежности хранения приняты специальные меры, в частности, предусмотрен контроль и автоматическое исправление возникающих ошибок путем применения кода Хемминга.
 |  |  |
Контроллер Схема Схема
ОЗУ коррекции коррекции
по коду по коду
Хемминга Хемминга
 |  | ||||||||||||
 |  |  |  |  | |||||||||
Накопитель Накопитель
младший байт старший байт
12 х 16К 12 х 16К
CAS 0
CAS 1
RAS
WE
A0....A6
Рис.2.8. Структурная схема ОЗУ.
На рис. 2.8. представлена структура ОЗУ УЧПУ МС2101. Для организации контроля с использованием кода Хемминга по
каждому байту хранимой информации рассчитываются контрольные разряды по следующим формулам:
C1 = D7+D6+D4+D3+D1
C2 = D7+D5+D4+D2+D1
C3 = D6+D5+D4+D0
C4 = D3+D2+D1+D0
C5 = D7+D6+D5+D4+D3+D2+D1+D0+C4+C3+C2+C1
где: D0...D7 - двоичные значения разрядов контролируемого байта.
ВНИМАНИЕ! Знак “+” в вышеприведенных формулах означает сложение по модулю 2.
Рассчитанные таким образом контрольные разряды также как и основные разряды байта хранятся в элементах памяти ОЗУ - накопителях.
При чтении информации из ОЗУ, вместе с разрядами байта из накопителя считываются и контрольные разряды кода Хемминга. Для выбранного из накопителя основного байта по вышеприведенным формулам снова рассчитываются контрольные разряды, после чего рассчитываются так называемые синдромы по следующим зависимостям:
S1 = C1 + C1c
S2 = C2 + C2c
S3 = C3 + C3c
S4 = C4 + C4c
S5 = C5 + C5c
где: С1...С5 - контрольные разряды, считанные из накопителя,
С2с...С5с - контрольные разряды вновь рассчитанные для выбранного из накопителя байта.
ВНИМАНИЕ! Знак ”+” также означает сложение по модулю 2.
Используя рассчитанные синдромы можно найти и исправить ошибку в считанном байте информации. Для этого надо воспользоваться проверочной таблицей 2.2.
Таблица 2.2.
Разряды с ошибкой Контрольные разряды.
| Синдром | D7 | D6 | D5 | D4 | D3 | D2 | D1 | D0 | C5 | C4 | C3 | C2 | C1 |
| S5 S4 S3 S2 S1 |
Найденный с помощью этой таблицы ошибочный разряд автоматически меняется на противоположное значение. Как следует из рис.2.8. ОЗУ включает в себя три основных узла:
· контроллер ОЗУ (К1801ВП1-030),
· 2 контроллера кода Хемминга (К1801ВП1-028),
· 2 накопителя на основе микросхем К565РУ6.
Контроллер ОЗУ предназначен для дешифрации адреса обращения из магистрали и формирования сигналов на накопители. Поскольку микросхемы К565РУ6 не имеют полной внутренней дешифрации ячеек, то контроллер последовательно формирует исполнительные адреса строк и столбцов (А0...А6) и сопровождает их синхронизирующими сигналами:
· RAS0, RAS1 - для записи адресов строк в младшем и старшем накопителях соответственно. Адреса записываются во внутренние регистры микросхем ОЗУ.
· CAS0, CAS1 - для записи адресов столбцов в тех же накопителях.
Непосредственно цикл обращения к накопителям инициируется сигналом WE (WE =0 -запись, WE = 1 -чтение) на основании магистральных сигналов MSW и MSR соответственно. Эти же сигналы поступают и на БИС контроллеров кода Хемми нга, запуская в них либо цикл записи, т.е. расчета контрольных разрядов и записи их в накопители, либо цикл чтения с расчетом синдромов и коррекции обнаруженных ошибок.
В ОЗУ УЧПУ МС2101 реализован упрощенный вариант контроля по четырем контрольным разрядам (С1...С4), что позволяет обнаруживать и исправлять одиночные ошибки в байте, а двойную ошибку только обнаруживать и сообщать об этом через регистр состояния контроллера ОЗУ. Условия обнаружения ошибок при этом:
S5 = 1 и S4 v S3 v S2 v S1 = 1 одиночная ошибка.
S5 = 0 и S4 v S3 v S2 v S1 = 1 двойная ошибка
S5 = 0 и S4 ^ S3 ^ S2 ^ S1 = 0 ошибок нет
Конечный результат проверки заносится в регистр состояния ОЗУ, формат которого приведен в таблице 2.3.
Таблица 2.3.
| Разряды Операция | ||||||||
| Чтение | STO2 | STO1 | V01 | S5 | S4 | S3 | S2 | S1 |
| Запись | - | - | V01 | С5 | С4 | C3 | C2 | C1 |
Сигналы STO1, STO2 сообщают об обнаружении одиночной или двойной ошибки. Разряд 5 (V01) представляет собой внешне управляемый разряд (может читаться и записываться), используется, в частности, как сигнал переключения страниц ПЗУ, так как имеет аппаратный выход в микросхеме контроллера кода Хемминга. Этот же разряд в контроллере старшего байта используется для программного управления контролем: контроль с использованием кодов Хемминга производится, если этот разряд установлен в 1, в противном случае контроль и коррекция не производится.
Накопители представляют собой набор микросхем памяти типа К565РУ6, со структурой 16Кх1, поэтому каждый накопитель состоит из 12 микросхем, из которых 8 используются для хранения информации, а 4 - для записи контрольных разрядов кода Хемминга. Таким образом, информационная емкость каждого накопителя 16 Кбайт.
Принципиальная схема микросхемы памяти показана на рис.2.9.
+5 в. 8
5 А0
7 А1
6 А2
12 А3
11 А4
10 А5 DO 14
13 А6
04 RAS
15 WE
03 CAS
02 DI
|
16
Рис. 2.9. Принципиальная схема микросхемы К565РУ6.