ПЛМ комбинационной логики.

Лекция № 5

 

Тема: «Программируемые логические схемы».

 

Текст лекции по дисциплине: «Цифровые устройства и

микропроцессоры»

 

Текст лекции по дисциплине: «Цифровые устройства и микропроцессоры»

КАЛИНИНГРАД

Г

Содержание

Введение.

 

Учебные вопросы (основная часть):

 

1. Программируемая логическая матрица (ПЛМ)

2. Программируемые логические интегральные схемы (ПЛИС)

3. Методика и средства проектирования ЦУ.

 

Заключение

 

Литература:

Основная литература

Л.1. А.К.Нарышкин «Цифровые устройств и микропроцессоры»: учеб. пособие для студ. Высш. Учебн. Заведений/ А. К. Нарышкин, 2 – е изд. - Издательский центр «Академия», 2008г. с. 131-138, 264-267

Л.2. Ю.Ф. Опадчий, О.П. Глудкин, А.И. Гуров «Аналоговая и цифровая электроника», М.-Горячая линия- Телеком, 2000г. с. 728-736

Дополнительная литература

Л.5. Е.П. Угрюмов «Цифровая схемотехника», Санкт-Петербург, 2000г. с. 357-368, 302-306

Л6. Ю.А. Браммер. И.Н.Пашук «Импульсные и цифровые устройства», М.-Высшая школа, 1999г. с. 306-307

 

Учебно-материальное обеспечение:

1. Полилюкс

2. Слайды

 

Текст лекции

Введение

Успехи в области интегральной технологии привели к созданию больших интегральных схем (БИС), содержащих десятки тысяч элементов на одном кристалле. Однако появление БИС породило очень серьезную проблему - каким образом реализовать то или иное устройство на схемах с таким колоссальным количеством элементов.

Первым и довольно естественным решением этой проблемы явилось изготовление так называемых заказных БИС, разрабатываемых каждый раз специально для использования в конкретной аппаратуре. В то же время проектирование заказных БИС весьма длительный и трудоемкий процесс, использующий сложные человеко-машинные системы автоматизированного проектирования. Поэтому разработка и изготовление заказных БИС могут быть экономически оправданы только при массовом производстве аппаратуры, в которой эти схемы применяются.

Хорошей альтернативой заказным БИС явились микропроцессорные наборы - совокупность больших интегральных схем, реализующих сложные функции цифровой аппаратуры. Из этих "кирпичей" достаточно просто строятся микроЭВМ, получившие исключительное развитие и нашедшие широкое применение в разнообразных системах управления.

Микропроцессор является универсальным устройством, способным реализовать любую логическую функцию. Однако программная реализация логики управления осуществляется сравнительно медленно, микропроцессор зачастую не способен обеспечить необходимое быстродействие. В связи с этим в настоящее время широкое распространение получили программируемые БИС с матричной структурой, среди которых особое место занимают программируемые логические матрицы (ПЛМ) и матричные БИС (МаБИС). ПЛМ обладают существенными преимуществами перед микропроцессорами при реализации сложных алгоритмов управления, когда требуется обеспечить высокое быстродействие, но не требуется запоминания большого объема промежуточной информации.

Другой способ аппаратно реализовать логику - это применение программированных логических интегральных схем - ПЛИС. По сравнению с другими микроэлектронными технологиями, в том числе БИС с матричной структурой, технология ПЛИС обеспечивает рекордно короткий проектно-технологический цикл (от нескольких часов до нескольких дней), минимальные затраты на проектирование, макси­мальную гибкость при необходимости модификации аппаратуры.

1. Программируемая логическая матрица

Программируемая логическая матрица представляет собой сетку ортогональных проводников (шин), в местах пересечения которых могут быть установлены полупроводниковые элементы с односторонней проводимостью (ЭОП) - диоды или транзисторы.

Назначение.

ПЛМ служит для построения цифровых узлов, выполняющих различные логические функции.

Классификация

1. По способу программирования ПЛМ делят на:

- матрицы, настраиваемые (программируемые) предприятием - изготовителем (М-матрицы) (В М-матрицах соединение ЭОП с шинами осуществляется на предприятии-изготовителе с помощью специальных масок, используемых для металлизации определенных участков кристалла БИС. После изготовления БИС полученные соединения не могут быть изменены.);

- матрицы, настраиваемые (программируемые) пользователем (П-матрицы) (П-матрицы поставляются потребителю ненастроенными и содержащими ЭОП в каждой точке пересечения шин. Настройка сводится к удалению (отключению) ненужных ЭОП. Физически процесс настройки осуществляется различными способами, например, путем пропускания серии импульсов тока достаточно большой амплитуды через соответствующий ЭОП и разрушения плавкой перемычки, включенной последовательно с ним или пробоем одного из встречно включенных диодов, соединяющих шины в точке их пересечения);

- матрицы, репрограммируемые, то есть многократно настраиваемые (Р-матрицы), (Р-матрицы позволяют осуществлять программирование неоднократно. Повторное программирование выполняется электрическим способом для каждого ЭОП или группы ЭОП после стирания содержимого матриц под действием ультрафиолетового (иногда рентгеновского) облучения или стирания электрическим способом).

2. В зависимости от внутренней организации ПЛМ делят на:

- ПЛМ комбинационной логики;

· двухуровневые ПЛМ комбинационного типа;

· трехуровневые ПЛМ комбинационного типа;

- ПЛМ с памятью;

· двухуровневые ПЛМ с памятью;

· трехуровневые ПЛМ с памятью;

Условное обозначение.

Условно графическое обозначение ПЛМ имеет вид представленный на Рис. 1. Здесь имеет смысл указать и обозначение ПЛМ на функциональных схемах – функциональное обозначение (Рис. 2).

Рис. 1 УГО ПЛМ

Рис. 2 Функциональное обозначение ПЛМ

Устройство (структура) ПЛМ. Схема ПЛМ.

На Рис. 3 показана структура ПЛМ. Цепи входных переменных. x₁, x₂,... и их инверсий , ... составляют горизонтальные цепи матрицы М₁, вертикальными цепями которой служат так называемые цепи конъюнкции. Каждая i -я входная шина этой матрицы (i =1,2,3) связана с двумя горизонтальными шинами: с одной непосредственно, а со второй через инвертор. Способ включения ЭОП в местах пересечения шин матрицы М₁ позволяет реализовать на любом из ее выходов любую конъюнкцию ее входных переменных, взятых со знаком либо без знака отрицания. Таким образом, М₁ представляет собой матрицу элементов И.

Рис. 3 Структура ПЛМ

Другую матрицу М₂ образуют цепи дизъюнкции с горизонтальными цепями выходов у₁, у₂,... Способ включения ЭОП в местах пересечения шин М₂ позволяет реализовать на любом из ее выходов любую дизъюнкцию входных переменных. Следовательно, М₂ представляет собой матрицу элементов ИЛИ.

В процессе программирования ПЛМ в узлах матриц М₁ и М₂ производят подключение элементов, которые необходимы для реализации требуемых выходных логических функций y₁, у₂,….

Принцип действия ПЛМ. Работа ПЛМ.

Матрица М₁ содержит горизонтальные цепи, на которых действуют входные переменные х₁, х₂, … и их инверсии , ..., и вертикальные цепи, на которых формируются конъюнкции p₁,р₂,…. В отдельных узлах матрицы между ее вертикальными и горизонтальными цепями включены диоды. На вертикальной цепи образуется высокий потенциал (уровень лог. I) в том случае, когда на всех входах, идущих к узлам, содержащим диоды, действует высокий потенциал (уровень лог. 1), закрывающий диоды. Если хотя бы на одном из таких входов низкий потенциал (уровень лог. 0), открывается диод и уровень лог. 0 с этого входа через открытый диод передается на вертикальную цепь матрицы. На Рис. 3 крестиками показаны участки, в которых в процессе программирования создаются соединения.

Таким образом, в этой схеме

Включая в соответствующие узлы диоды, можно на выводах р_i, сформировать любые конъюнкции входных переменных и их инверсий.

В узлах матрицы М₂ между цепями р_i и у_j включены транзисторы, базы которых подключены к цепям p_i, а эмиттеры — к цепям у_j. Если в цепи р_i действует высокий потенциал (уровень лог. 1), транзистор оказывается в открытом состоянии и высокий потенциал через открытый транзистор передается в цепь у_j и у_j= 1 независимо от уровней на других выходах матрицы М₁.

Таким образом, в схеме на Рис. 3

Программа функционирования приведенной на Рис. 3 ПЛМ может быть представлена в виде таблицы.

Таблица 1

	x1	x2	x3	y1	y2	y3
р 1			-			•
р2				•		•
р3	-	-				•
p4				•	•
р 5	-			•	•

Таблица строится по следующему правилу. На пересечении j -й стро­ки и столбца x_i, записывается 1, если х_i входит в конъюнкцию р_j на выходе матрицы М₁ без инверсии, и 0 - если с инверсией. Если х_i, не входит в j -ю конъюнкцию, то ставится прочерк. На пересечении i -й строки и столбца y_k записывается 1, если i -я элементарная конъюнкция входит в ДНФ y_k, и точка в противном случае.

Если в качестве ЭОП используются МОП-транзисторы, то каждый элемент матриц М₁ и М₂ реализует логическую функцию ИЛИ-НЕ. Кроме того, в этом случае значения выходных переменных получаются в инверсном виде. Поэтому реализуемая система булевых функций должна быть преобразована в базис логических функций ИЛИ-НЕ.

Разновидности ПЛМ.

ПЛМ комбинационной логики.

Рис. 4 Двухуровневая ПЛМ комбинационного типа

Рис. 5 ПЛМ комбинационного типа

Двухуровневые ПЛМ комбинационного типа (Рис. 4), (состоят из двух матриц М₁ и М₂, образующих соответственно первый и второй уровни схемы. Матрица М₁ имеет s входов и q выходов. Она позволяет реализовать q конъюнкций р₁,…, р_q от переменных х₁,…,х_s, поступающих на ее входы. Матрица М₂ имеет q входов и r выходов. Она позволяет реализовать r дизъюнкций y₁,…y_r переменных р₁,…,р_q, поступающих на ее входы с выходов матрицы М₁. ПЛМ с s входами, r выходами и q промежуточными шинами обозначается как ПЛМ (s,r,q) (Рис. 2). К выходам матрицы М₂ часто подключается слой программируемых инверторов. Аналогичные инверторы иногда включаются между матрицами М₁ и М₂).

Разновидностью ПЛМ (s,r,q) является их усовершенствованный вариант: ПЛМ (z,q). В ПЛМ (z,q) фиксируется лишь два параметра: суммарное число входов и выходов z=s+r и число промежуточных шин q. Конкретные значения s и r могут выбираться произвольно при настройке ПЛМ (z,q). Например, ПЛМ (6,10) путем соответствующей настройки может быть использована как ПЛМ (3,3,10); ПЛМ (5,1,10) и так далее.

Трехуровневые ПЛМ комбинационного типа (Рис. 5) (содержат дополнительный s -входовый блок D. Число выходов блока D равно числу горизонтальных шин h в матрице М₁ и каждый i -ый выход блока D соединен с i -ой горизонтальной шиной этой матрицы (i =1,2,…, h).

Блок D может иметь самую различную структуру. Например, он может представлять собой матрицу М₀, настроенную на реализацию функций дешифратора на s входов с инверсными выходами. Наиболее часто блок D состоит из набора s /2 двухвходовых полных дешифраторов с инверсными выходами. Трехуровневую ПЛМ с s входами, q промежуточными шинами и r выходами, первый уровень которой образует блок из двухвходовых дешифраторов, как правило обозначают как ПЛМД (s,r,q). Для ПЛМД (s,r,q) блок D имеет s входов и 2 s выходов (h =2 s), а число горизонтальных шин матрицы М₁ кратно четырем. Четыре выхода каждого дешифратора DC_j (_j=1, _s/2) соединены с соответствующими четырьмя горизонтальными шинами j -ой группы матрицы М₁. Использование ПЛМД позволяет по сравнению с ПЛМ сократить число требуемых промежуточных шин для реализации заданной системы булевых функций и реализовывать более сложные системы двоичных функций.

ПЛМ с памятью.

Рис. 6 Двухуровневая ПЛМ с памятью

Рис. 7 Функциональное изображение двухуровневой ПЛМ с памятью

Двухуровневая ПЛМ с памятью (Рис. 6), в отличие от двухуровневой ПЛМ комбинационного типа, содержит внутренний m -разрядный регистр. Входы регистра соединены с выходными шинами матрицы М₂, а выходы - с входными шинами матрицы М₁. Двухуровневую ПЛМ с памятью, имеющую s внешних входов, r внешних выходов, q промежуточных шин и m внутренних элементов памяти, будем называть ПЛМ (s,r,q,m). Функциональное изображение такой ПЛМ показано на Рис. 7. Разновидностью ПЛМ (s,r,q,m) являются матричные БИС, у которых включение элементов памяти в обратную связь задается на этапе настройки. По аналогии с термином "программируемый инвертор" здесь целесообразно использовать термин "программируемый элемент памяти" (триггер), поскольку он либо включается в обратную связь с выхода М₂ на вход М₁, либо нет. В последнем случае выход М₂ будет непосредственно соединен с входом М₁, в результате на соответствующей ПЛМ может быть реализована система булевых функций, представленная в форме, отличной от ДНФ.

Трехуровневые ПЛМ с памятью строятся по тому же принципу, что и трехуровневые ПЛМ комбинационного типа.

Примером ПЛМ комбинационного типа является БИС 556РТ1 с параметрами s =16, r =8, q =48, а примером ПЛМ с памятью-БИС КР556РТ3 с параметрами s =16, r =8, q =48, m =6.

В выпускаемых ПЛМ число входов может достигать 24, число выхо­дов — 16, число цепей конъюнкций — 96. Структуры с программирова­нием на заводе—изготовителе широко используются при выпуске БИС.

Вывод.

Таким образом, ПЛМ является универсальным цифровым устройством, позволяющим реализовать логические функции различной сложности.

2. Программируемые логические интегральные схемы (ПЛИС)

ПЛИС — это матричные большие интегральные схемы.

Назначение.

ПЛИС позволяют программно скомпоновать в одном корпусе электронную схему, эквивалентную схеме, включающей от нескольких десятков до нескольких сотен ИС стандарт­ной логики.

Классификация.

1. По типу программируемых элементов:

- однократно программируемые (транзисторы с перемычками типа antifuse, с программированием плавающих затворов);

- репрограммируемые

а) с ультрафиолетовым стиранием (EPROM),

б) с электрическим стиранием (EEPROM, FLASH),

в) с триггерной памятью конфигурации (SRAM-based)).

2. По архитектуре.

- микросхемы с архитектурой EPLD (EPROM technology bazed complex Programmable Logic Device) — многократно программируемые;

- микросхемы с архитектурой FPGA (Field Programmable Gate Array) — многократно реконфигурируемые.

В настоящее время на мировом рынке можно отметить несколько основных компаний-производителей ПЛИС — XILINX, ALTERA, LATTICE, AT&T, INTEL, выпускающих микросхемы с указанной архитектурой.

Устройство (особенности конструкции).

Микросхема ПЛИС имеет в своём составе

- память для хранения конфигурации;

- поля логических блоков;

- поля блоков ввода/вывода;

- коммутационные блоки.

В качестве памяти для хранения конфигурации в ПЛИС EPLD использует­ся ППЗУ с ультрафиолетовым стиранием, а у ПЛИС FPGA — статическое ОЗУ.

Логические блоки, блоки ввода/вывода и коммутационные поля конфигу­рируются при загрузке в ПЛИС битовой последовательности, полученной в результате разработки схемы.

В зависимости от семейства ПЛИС перечисленные блоки имеют разную степень сложности и обладают разны­ми функциональными возможностями. Так, например, в ПЛИС архитектуры FPGA семейств XILINX, ХС2000, ХСЗ000, ХСЗ100, ХС4000 поля логических блоков и блоков ввода-вывода, связываются между собой посредством коммутационных блоков.

Схема ПЛИС

Рассмотрим более подробно конструкцию основных узлов ПЛИС.

Логический блок — один из базовых элементов архитектуры ПЛИС FPGA, может выполнять любую логическую функцию в соответствии с заданной бито­вой последовательностью (Рис. 8). Изменять выполняемую функцию можно нео­граниченное количество раз путем загрузки другой битовой последовательности.

В состав данного блока входят логические элементы (транзисторные пары, простые логические вентили И-НЕ, ИЛИ-НЕ, и т.п. Их ещё называют SLC – Simple Logic Cells), реализующие любые логические функции, табличные преобразователи, триггеры, коммутационные узлы – мультиплексоры, программируемые мультиплексоры.

Рис. 8 Логический блок ПЛИС

Блок ввода/вывода (Рис. 9) так же, как и логический блок, может быть настроен на выполнение любого электрического соединения реализованной внутри ПЛИС схемы с внешним миром через соответствующий контакт микросхемы.

Блок содержит программно-доступные ячейки памяти, логические элементы, реализующие любые логические функции, триггеры, программируемы мультиплексоры.

Блок имеет два канала – для ввода сигналов и для вывода. В каждом канале сигналы могут передаваться прямым путём или фиксироваться в триггерах в зависимости от программирования мультиплексора.

Работа ПЛИС.

Рассмотрим, для примера, микросхему FPGA.

Данная архитектура представляет собой матрицу логических ячеек, соеди­ненных между собой логическими ключами. Содержащаяся в микросхемах FPGA статическая память, заполнена определенной битовой после­довательностью. Она воздействует на логические ячейки и соединяющие их клю­чи и позволяет получить требуемые электрические схемы (регистры, счетчики, логические схемы и т.д., соединенные друг с другом в требуемом порядке). Каждая микросхема FPGA имеет также вход для записи битовой последова­тельности, заполняющей статическую память, а также элементы "вход/выход" для связи с другими микросхемами.

 

При создании систем на основе ПЛИС все этапы проектирования выполня­ются разработчиком на одном рабочем месте с использованием систем автома­тизированного проектирования (САПР). Каждая компания — производитель ПЛИС разрабатывает и выпускает свою САПР, обеспечивающую реализацию всех этапов проектирования для каждого типа программируемой логики.

 

Рис. 9 Блок ввода/вывода ПЛИС

Так же, как и при создании программ для универсального процессора, для про­граммирования ПЛИС необходимы инструментальные средства (языки программи­рования, трансляторы, оптимизаторы и т.д.), конечным результатом работы которых является битовая последовательность, заполняющая статическую память микросхемы FPGA. Системы автоматизированного проектирования позволяют разработчику, пользу­ясь стандартными элементами библиотек, создавать на рабочих станциях логические схемы, реализующие заданные алгоритмы, проводить моделирование с анализом фун­кциональных и временных характеристик, осуществлять оптимизацию разработан­ных схем по оборудованию и времени выполнения задачи и транслировать разрабо­танные схемы в битовые последовательности, определяющие логику работы процес­сора. Например, компания XILINX поставляет полное математическое обеспечение для разработки и применения устройств на базе FPGA и EPLD. Для разработки ис­пользуются схемотехнические редакторы и системы моделирования, входящие в со­став наиболее популярных САПР: VIEWLOGIC и MENTOR GRAPHICS, функциони­рующих на PC и рабочих станциях SUN и HP соответственно.

В настоящее время компания XILINX производит микросхемы следующих типов:

· серии ХС7200 и ХС7300 — типа EPLD. Содержат от 18 до 144 многовходовых макроячеек, представляющих собой программируемое 1-разрядное АЛУ со встроенным триггером-защелкой. Ячейки объединяются матричным коммутатором. ИС могут быть использованы для нестан­дартных АЛУ, дешифраторов, счетчиков и т. п.;

· серии ХС2000, ХСЗ000 — типа FPGA. Содержат от 2000 до 9000 экви­валентных вентилей. Включают до 320 конфигурируемых логических блоков (КЛБ);

· серии ХСЗ000А, ХСЗ100А, ХС4000, ХС5000 — типа FPGA. Включают от 2000 до 25000 вентилей. Содержат до 1024 КЛБ, выполняющих ло­гическую функцию от 5, 9 или 20 переменных со временем выполне­ния до 2 нс и до 2560 триггеров. Имеется возможность реализации встро­енного ЗУ до 32 Кбит (серия ХС4000);

· серия ХС4000Е — типа FPGA. Разработана на основе серии ХС4000 по улучшенной 0.5 мкм технологии с тремя слоями металлизации. Обес­печивает в 1,5 раза более высокую частоту переключения триггеров, на 60% более высокую эффективность выполнения арифметических опе­раций. Имеет более низкую относительную стоимость. Новая функция конфигурации встроенного ОЗУ позволяет реализовать синхронный/ асинхронный, одно/ двухпортовый режимы обмена;

· серия ХС6200 — типа FPGA. Создана специально для построения со­процессоров. Имеет встроенный 8/16/32-разрядный программируемый (FastMAP) интерфейс, предназначенный для организации непосред­ственного обмена с шиной основного процессора. Повышенная ско­рость конфигурации (в 1000 раз по сравнению с предыдущими серия­ми) допускает частичную реконфигурацию FPGA в процессе выполне­ния текущей задачи. Встроенное ОЗУ (36К-256К) доступно через FPGA логику, через FastMAP интерфейс либо обоими способами;

· серия ХС8100 — однократно программируемые FPGA. Выполнена на основе Micro Via antifuse КМОП технологии с тремя слоями металлиза­ции. Технология обеспечивает более высокую плотность упаковки ло­гических элементов и малое потребление;

· серия ХС9500 — типа CPLD. Многократно перепрограммируемые (до 10000 раз) непосредственно на рабочем устройстве микросхемы. Со­держат от 800 до 6400 рабочих ячеек или от 36 до 288 макроячеек, ана­логичных серии ХС7300. Рабочая частота — до 150 МГц. Все серии компании XILINX имеют высочайшую степень защиты от копи­рования.

Выводы:

1. Технология ПЛИС обес­печивает рекордно короткий проектно-технологический цикл (от нескольких часов до нескольких дней), минимальные затраты на проектирование, макси­мальную гибкость при необходимости модификации аппаратуры.

2. На основе одной или нескольких микросхем FPGA можно создать реконфигурируемый процессор, обладающий преимуществами спецпро­цессора на "жесткой" логике, но способного путем изменения содержимого ста­тической памяти решать любые задачи, подобно универсальному процессору.

3. Методика и средства проектирования ЦУ

Общие сведения

Проектирование — разработка технической документации, позволяющей изготовить заданное устройство в заданных условиях.

Стратегия проектирования — функциональная декомпозиция. Для системы в целом и ее блоков используется концепция "черного ящика". Для "черного ящика" разрабатывается функциональная спецификация, включающая внешнее описание блока (входы и выходы) и внутреннее описание — функ­цию или алгоритм работы: F= Ф (X, t), где Х — вектор входных величин; F — вектор выходных величин; t — время. При декомпозиции функция Ф разбивается на более простые функции Ф₁-.Ф_к, между которыми должны быть установлены определенные связи, соответствующие принятому алго­ритму реализации функции Ф. В результате разбиения в конечном счете по­лучается структура. Переход от функции к структуре называется синтез.

Выбор наилучшего варианта при синтезе осуществляется по ре­зультатам анализа, когда проверяется правильность работы и некоторые по­казатели, характеризующие устройство.

Декомпозиция функций блоков выполняется до тех пор, пока не получатся типовые функции, каждая из которых может быть реализована той или иной микросхемой.

Процесс проектирования — многошаговый и итерационный, с возвратами назад и пересмотром ранее принятых решений.

Декомпозиция заканчивается при получении типовых функций, которые соответствуют тем или иным микросхемам или элементам функциональных библиотек программируемых БИС/СБИС.

Характер проектирования существенно зависит от вида применяемой элементной базы.

Классификация цифровых ИС с точки зрения методов проектирования

Классификация цифровых ИС по признакам, связанным с методами их проектирования, приведена на Рис. 10.

Рис. 10 Классификация цифровых ИМС по признаку методов проектироания

К стандартным микросхемам отнесены схемы малой и средней степени ин­теграции МИС и СИС. Эти микросхемы производятся массовыми тиражами и реализуют стандартные элементы и узлы, функционирование которых ни­как не определяется конкретными потребителями. К стандартным схемам высокого уровня интеграции (БИС и СБИС) относятся микропроцессоры МП, микроконтроллеры МК и запоминающие устройства ЗУ, остающиеся неизменными после изготовления независимо от устройств и систем, в ко­торых они используются. Стандартные ИС имеют обширный рынок, что благоприятно для снижения их стоимости.

К специализированным ИС (СпИС) относятся все микросхемы, структура которых в отличие от структур стандартных ИС массового производства каким-либо способом приспосабливается к конкретным требованиям того или иного проекта. В английской терминологии СпИС именуются АSIСs (Application Specific Integrated Circuits). Среди СпИС различают классы полузаказных и заказных. Разновидностями заказных микросхем являются полностью заказные и спроектированные методом "на стандартных ячейках".

Полностью заказные схемы целиком проектируются по требованиям кон­кретного заказчика. Проектировщик имеет полную свободу действий, определяя схему по своему усмотрению вплоть до уровня схемных компонентов (отдельных транзисторов и т. п.). Для изготовления схемы требуется разработка всего комплекта фотошаблонов, верификация и отладка всех схемных фрагментов. Такие схемы очень дороги и имеют длительные циклы проектирования.

Схемы на стандартных ячейках отличаются от полностью заказных тем, что их фрагменты берутся из заранее разработанной библиотеки схемных решений. Такие фрагменты уже хорошо отработаны, стоимость и длительность проектирования при этом снижаются. Для производства схем тоже требуется изготовление полного комплекта фотошаблонов, но разработка их облегчена. Потери сравнительно с полностью заказными ИС состоят в том, что проектировщик имеет меньше свободы в построении схемы, т. е. результаты оптимизации ее по критериям площади кристалла, быстродействию и т.д. менее эффективны. Наивысших технических параметров добиваются от полностью заказных схем, однако метод стандартных ячеек популярен, т. к при небольших потерях в технических характеристиках, с его помощью можно заметно упростить проектирование схемы. Полностью заказные схе­мы разрабатываются за время, превышающее время разработки методом стандартных ячеек приблизительно в два раза.

К полузаказным схемам относятся базовые матричные кристаллы БМК (в английской терминологии МРGА, Маsk Programmamble Gate Arrays). В этом случае имеется стандартный полуфабрикат, который доводится до го­тового изделия с помощью индивидуальных межсоединений. Реализация требует изготовления лишь малого числа фотошаблонов. Стоимость и дли­тельность проектирования в сравнении с полностью заказными схемами сокращаются в 3...4 раза, но результат еще дальше от оптимального, по­скольку в матричных БИС (МАБИС) менее рационально используется пло­щадь кристалла (на кристалле остаются неиспользованные элементы и т. п.), длины связей не минимальны и быстродействие не максимально.

Сходство методов проектирования на БМК и стандартных ячейках состоит в использовании библиотек функциональных элементов. Различие в том, что для схем, проектируемых по методу стандартных ячеек, библиотечный набор элементов имеет более выраженную топологическую свободу. Например, стандартизируется только высота ячеек, а их длины могут быть различными. При проектировании вначале из набора библиотечных элементов подбира­ются необходимые функциональные блоки, а затем решаются задачи их размещения и трассировки.

САПР для проектирования по методу стандартных ячеек более сложны, чем для проектирования на основе БМК, которому свойственны более жесткие топологические ограничения. Ограничения вводятся и для метода стандарт­ных ячеек (постоянство высоты ячеек, предопределенность геометрических размеров и положения шин питания, тактирования и др.). По мере при­менения более мощных САПР ограничения ослабляются.

Длительность изготовления БИС/СБИС методом стандартных ячеек превы­шает этот же показатель для МАБИС на основе БМК в 1,3... 1,8 раз.

Особое место в классификации занимают БИС/СБИС ПЛ. С одной стороны, они относятся к СпИС, т. к. в конечном счете приспосабливаются к требо­ваниям конкретного проекта. В то же время этот процесс (конфигурация схемы) не затрагивает изготовителя, для которого схемы являются стандарт­ным продуктом со всеми вытекающими из этого выгодами