Рассмотрим каждый блок кодера в отдельности.
1. Функциональная электрическая схема ФПСк (ФПСд), представленная на рис.5, выполняется в виде схем умножения полиномов (многочленов) и реализуется со встроенным сумматором по модулю два и сдвиговым регистром. Такой принцип построения ФПСк целесообразнее использовать в нашем случае, т.к. k0>2 (высокоскоростные ССК).
Т.к. максимальная степень порождающих полиномов равна 47, то сдвиговый регистр содержит m=47 ячеек памяти. Нумерация ячеек ведётся справа налево. Места включения сумматоров по модулю два определяются ненулевыми членами порождающих полиномов; выходной сумматор по модулю два является многовходовым.
2. Важнейшим функциональным боком декодера ССК с алгоритмом ПД является АСП (рис.6), который представляет собой последовательный регистр, содержащий m=47 ячеек памяти, с нумерацией ячеек памяти справа налево, и некоторую совокупность встроенных сумматоров по модулю два. В состав АСП входят k0=7 ПЭ, имеющие по J=4 входа. Места включения сумматоров по модулю два в регистре и подключение входов ПЭ определяются ненулевыми членами порождающих полиномов.
Пороговое декодирование ССК будем выполнять с использованием обратной связи в АСП. Ошибки, исправляемые в очередном блоке, могут влиять на символы синдромов, соответствующих последующим блокам, поскольку свёрточные коды непрерывны. И, для того чтобы декодер смог полностью реализовать свои корректирующие возможности, следует исключить влияние этих ошибок. Вот для чего вводится обратная связь. В этом случае одновременно с коррекцией информационных символов будет производиться коррекция синдромных символов, записанных в регистр АСП и принимавших участие в определении достоверности декодируемых информационных символов.
|
|
Составим проверочный треугольник для одного из полиномов, по которому определим ортогональные проверочные уравнения:
g6(x)=1+x1+x8+x16
|
|
Как было ране рассмотрено получение системы ортогональных проверок из матрицы (17), получим свою систему проверочных уравнениё для данной матрицы:
S0=ei0+eP0 ,
S1=ei0+ ei1+ eP1 ,
S8=ei0+ ei7 + ei8+ eP8,
S16=ei0 + ei8 + ei15 + ei16 +eP16.
Все проверочные уравнения получаются по синдромным последовательностям, которые формирует ФСП.
Пороговый элемент конструктивно будет представлять собой мажоритарный элемент, для разработки схемы которого воспользуемся следующей таблицей истинности:
Таблица 3 – Таблица истинности
| x1j | x2j | x3j | x4j | yj |
Запишем мажоритарную функцию по ТИ и минимизируем её: M=x1j∙x2j∙x3j∙ 
v x1j∙x2j∙ 
∙x4j v x1j∙ 
∙x3j∙x4j v 
∙x2j∙x3j∙x4j v x1j∙x2j∙x3j∙x4j = x1j∙x2j∙x3j v x1j∙x2j∙x4j v x1j∙x3j∙x4j v x2j∙x3j∙x4j.
Построим по полученной функции ПЭ (рис. 7).
Рис.7 – Функциональная электрическая схема ПЭ
|
Рис.5 – Функциональная электрическая схема ФПСк (ФПСд)
Рис.6 – Функциональная электрическая схема ФСП и АСП
1. КО (рис.8) выполняется в виде четырёх регистров сдвига (т.к. k0=7), каждый из которых содержит по 47 ячеек памяти. На выходе каждого регистра включается сумматор по модулю два, на второй вход которого поступает сигнал коррекции с выхода ПЭ АСП декодера.
|
|
Рис.8 – Функциональная электрическая схема КО
4. Для построения КРИ – 1/7 будем использовать два RG (последовательный – RG1 (зависимость между выходами и входами для которого можно представить следующей формулой: 
) и RG2 – параллельный); блок формирования тактовых частот, представляющий собой двоичный счётчик и дешифратор. Последовательный и параллельный RG должны содержать по k0=7 ячеек памяти. Функциональная электрическая схема КРИ – 1/7 представлена на рис.9. КРИ декодера строится по такому же принципу, но необходимо отметить то, что сброс будет происходить по спаду каждого 8-ого такта, т.к. на выходе RG1 у нас 8 подпотоков.
Для описания принципа работы КРИ будем использовать временные диаграммы построенные для контрольных точек, отмеченных цифрами в кружочках (рис. 10).
Отметим, что при построении временных диаграмм, необходимо учесть то, что счётчик работает по отрицательному фронту (по спаду), а данные считываются по переднему фронту тактовой последовательности.
Рис.9 – Функциональная электрическая схема КРИ – 1/7 кодера
Рис.10 – Временные диаграммы, поясняющие принцип работы КРИ – 1/7
5. КОИ – 8/1 и КОИ – 7/1 соответственно кодера и декодера ССК будем выполнять в виде синхронных мультиплексоров на соответствующее число информационных и управляющих входов, а также формирователя сигналов управления мультиплексором, представляющего собой двоичный счётчик с дешифратором (“кольцевой” счётчик на “7”).
Функциональная электрическая схема КОИ – 7/1 представлена на рис.11, а временные диаграммы, поясняющие его принцип работы, приведены на рис. 12.
КОИ кодера отличается тем, что сброс в нём будет происходить по спаду каждого 8-ого такта, т.к. у MUX будут задействованы 8 входов.
Рис.11– Функциональная электрическая схема КОИ – 7/1 декодера
Рис.12 – Временные диаграммы, поясняющие принцип работы КОИ – 7/1