Исследование дешифраторов и шифраторов




Цель работы: Изучение принципов построения дешифраторов и шифраторов, способов их проектирования.

Краткие теоретические сведения. Шифрацией называется преобразование ‑разрядного двоичного кода, имеющего безразличных наборов входных переменных, в однозначно соответствующий ему ‑разрядный код, имеющий меньшее число разрядов и безразличных наборов . Таким образом, при шифрации каждому из рабочих наборов входных переменных ставится в соответствие один из рабочих наборов выходных переменных, т. е. . В результате шифрации осуществляется «сжатие» информации для передачи но меньшему числу линий связи () за счет полного (при ) или частичного (при ) исключения безразличных наборов. Обратное преобразование, т. е. восстановление информации в первоначальном ‑разрядном коде с избыточными комбинациями, называется дешифрацией. Функциональные узлы для выполнения этих операций называются шифраторами и дешифраторами. Они различаются по числу входов и выходов и называются «шифратор (дешифратор) из в ». Максимальное число входов шифратора не превышает количество возможных комбинаций выходных сигналов: . Соответственно для дешифратора число выходов .

В зависимости от входного двоичного кода на выходе дешифратора возбуждается одна и только одна из выходных цепей.

Дешифратор реализует на выходах минтермы входных переменных или инверсии минтермов — макстермы. При дешифратор называется полным, так как на его выходах образуется полный набор минтермов (макстермов) входных переменных.

Исходные данные: приведены в таблице 4.1.

Таблица 4.1. Варианты заданий к лабораторной работе №4

логическая схема Вид формы базис
а б а, б а, б а б
    Дешифратор "из 4 в 10" МДНФ И-НЕ ИЛИ-НЕ
    Дешифратор "из 4 в 12" МДНФ ИЛИ-НЕ И-НЕ
    Дешифратор "из 4 в 16" МДНФ И-НЕ ИЛИ-НЕ
    Дешифратор "из 4 в 14" МДНФ ИЛИ-НЕ И-НЕ
    Дешифратор "из 5 в 10" МДНФ И-НЕ ИЛИ-НЕ
    Дешифратор "из 4 в 9" МКНФ ИЛИ-НЕ И-НЕ
    Дешифратор "из 3 в 8" МКНФ И-НЕ ИЛИ-НЕ
    Дешифратор "из 3 в 7" МКНФ ИЛИ-НЕ И-НЕ
    Дешифратор "из 4 в 11" МКНФ И-НЕ ИЛИ-НЕ
    Дешифратор "из 4 в 8" МКНФ ИЛИ-НЕ И-НЕ
             

Подготовка к работе: перед выполнением работы изучить теоретический материал по литературе и лекциям, выполнить пункты 1 – 4 задания для получения допуска к выполнению лабораторной работы.

Задание:

1) построить таблицу истинности дешифратора;

2) найти СовДНФ или СовКНФ ПФ дешифратора по его таблице истинности;

3) с помощью карт Карно найти МДНФ или МКНФ ПФ дешифратора;

4) перейти от МДНФ/МКНФ ПФ дешифратора к базису И-НЕ/ИЛИ-НЕ;

5) построить ЛС дешифратора в базисе И-НЕ/ИЛИ-НЕ;

6) нарисовать временные диаграммы работы дешифратора;

7) написать программу на языке VHDL, реализующую дешифратор;

8) провести моделирование дешифратора в HDL Bencher;

9) получить конфигурационную последовательность проекта, реализующего дешифратор для конкретной микросхемы ПЛИС и посмотреть ее в редакторе связей Floorplanner.

Содержание отчета:

1) название, цель работы, задание;

2) проектирование дешифратора в соответствии с планом задания (п.п. 1 – 7 задания);

3) результаты моделирования схемы дешифратора в HDL Bencher.

Пример выполнения работы.

Исходные данные: неполный дешифратор "из 3 в 4", форма – МДНФ, базис – И-НЕ.

1-й этап. Составляем таблицу истинности для неполного дешифратора "из 3 в 4".

Таблица 4.2. Таблица истинности для неполного дешифратора "из3 в 4"

Входы Выходы
А В С F0 F1 F2 F3
             
             
             
             
             
             
             
             

2-й этап. Согласно табл. 4.2, записываем функции в виде СДНФ:

, , , .

3-й этап. Если необходимо, то производим минимизацию полученных на 2‑м этапе функций, например с помощью карт Карно.

В результате должны получиться МДНФ. В данном примере минимизировать функции не требуется.

4-й этап. Переход к базису И-НЕ осуществляется с помощью зависимости (2.8):

, , , .

5-й этап. Построение ЛС дешифратора (рис. 4.1).

Рис. 4.1. Логическая схема дешифратора "из 3 в 4" в базисе Шеффера

6‑й этап. Построение временных диаграмм работы дешифратора (рис. 4.2).

Рис. 4.2. Временные диаграммы работы дешифратора "из 3 в 4"

7‑й этап. Написание программы на языке VHDL, реализующей дешифратор "из 3 в 4" в базисе Шеффера.

library IEEE;

use IEEE.STD_LOGIC_1164.ALL;

use IEEE.STD_LOGIC_ARITH.ALL;

use IEEE.STD_LOGIC_UNSIGNED.ALL;

 

entity lab4_vhdl is

Port (A: in std_logic;

B: in std_logic;

C: in std_logic;

F0: out std_logic;

F1: out std_logic;

F2: out std_logic;

F3: out std_logic);

end lab4_vhdl;

 

architecture Behavioral of lab4_vhdl is

 

begin

 

F0 <= NOT ((NOT A) AND B AND C);

F1 <= NOT (A AND (NOT B) AND (NOT C));

F2 <= NOT (A AND (NOT B) AND C);

F3 <= NOT (A AND B AND (NOT C));

 

end Behavioral;

8‑й этап. Моделирование дешифратора "из 3 в 4" в HDL Bencher (рис. 4.3).

Рис. 4.3. Результаты моделирования дешифратора "из 3 в 4"

9‑й этап. Получение конфигурационной последовательности дешифратора "из 3 в 4" для конкретной микросхемы ПЛИС и просмотр размещения проекта внутри микросхемы в редакторе связей Floorplanner (рис. 4.4).

 

 

Контрольные вопросы:

1. Построить схему заданного полного или неполного дешифратора для двух- и трехразрядных чисел.

2. Построить схему шифратора преобразующий унитарный код в двоичный.

3. Построить схему, преобразующую трехразрядный двоичный код в произвольный код заданный преподавателем.

4. Построить схему заданного полного или неполного дешифратора на стандартных микросхемах дешифраторов.

ЛАБОРАТОРНАЯ РАБОТА № 5

Изучение триггеров

Цель работы: изучение триггеров, способов их проектирования, синтез триггера как автомата Мура.

Краткие теоретические сведения. Триггеры являются автоматами Мура, имеют 2 устойчивых состояния: "0" и "1". Для такого автомата существуют 4 типа переходов δ: 0→0, 0→1, 1→0, 1→1. Триггер предназначен для хранения одного бита информации. Под воздействием входного сигнала триггер может перейти из одного состояния в другое. Если триггер находится в состоянии "1", то его выходной сигнал , если в нулевом, то . Если триггер не изменил своего состояния под воздействием входного сигнала, то . Триггеры различают: с установочными входами (, , , ), со счетными входами (). Переход триггера в новое состояние может осуществляться по переднему или заднему фронту импульса синхронизации . В таблицах 5.1 – 5.5 приведены таблицы истинности синхронных , , , и – триггеров. Значения информационных входов триггера, обеспечивающие заданный его переход приведены в табл. 5.6.

Таблица 5.1. Таблица истинности синхронного ‑триггера

   
   

Таблица 5.2. Таблица истинности синхронного ‑триггера

 
 

Таблица 5.3. Таблица истинности синхронного ‑триггера

   
     
     
     

Таблица 5.4. Таблица истинности синхронного ‑триггера

     
     
     
   

Временные диаграммы работы триггеров показаны на рис. 5.1 – 5.4.

Таблица 5.5. Таблица истинности синхронного ‑триггера

   
     
     
   

Таблица 5.6. Матрица переходов триггеров

Переход
‑вход ‑вход ‑вход ‑вход ‑вход ‑вход ‑вход ‑вход
0→0       x x   x  
0→1       x        
1→0     x          
1→1     x     x   x

Рис. 5.1. Временные диаграммы работы D ‑триггера (с синхронизацией по переднему фронту)

Рис. 5.2. Временные диаграммы работы T ‑триггера (с синхронизацией по переднему фронту)

Рис. 5.3. Временные диаграммы работы RS ‑триггера (с синхронизацией по переднему фронту)

Рис. 5.4. Временные диаграммы работы JK ‑триггера (с синхронизацией по переднему фронту)

В табл. 5.6 под "x" понимается любое значение (т.е. логический ноль, либо логическая единица).

Неполностью определенной ПФ называется ПФ, которая задана не на всех наборах, то есть на определенных наборах ПФ может принимать любое значение {0,1}. При образовании СовДНФ и СовКНФ неполностью определенных ПФ неопределенные наборы в них можно не включать. При минимизации неполностью определенных ПФ на основе карт Карно неопределенные наборы наносятся на карту (рис. 5.5), однако включаются в контур лишь в том случае, если позволяют увеличить его размер.

Рис. 5.5. Карты Карно для нахождения МДНФ и МКНФ функций (1.1) и (1.2)

МДНФ для неполностью определенной ПФ (см. рис. 5.5) примет вид:

.

Структурная схема автомата Мура для синтеза требуемого триггера на основе исходного приведена на рис. 5.6. В качестве элемента памяти такого автомата выступает исходный триггер, входными сигналами являются информационные входы требуемого триггера. КС формирует функции возбуждения , подаваемые на информационные входы исходного триггера. Тактирование триггера осуществляется импульсами синхронизации .

Рис. 5.6. Представление требуемого триггера на основе исходного в виде автомата Мура

Исходные данные: приведены в табл. 5.7.

Подготовка к работе: перед выполнением работы изучить теоретический материал по литературе и лекциям, выполнить пункты 1 – 6 задания для получения допуска к выполнению лабораторной работы.

Задание:

1) построить совмещенную таблицу переходов и выходов требуемого триггера как автомата Мура;

2) найти СовДНФ или СовКНФ функций возбуждения триггера;

3) с помощью карт Карно найти МДНФ или МКНФ функций возбуждения триггера;

4) построить в универсальном базисе логическую схему триггера.

5) построить временные диаграммы работы триггера;

6) написать программу на языке VHDL, реализующую требуемый триггер;

7) провести моделирование триггера в HDL Bencher;

8) получить конфигурационную последовательность проекта, реализующего триггер для конкретной микросхемы ПЛИС и посмотреть ее в редакторе связей Floorplanner.

Таблица 5.7. Варианты заданий для построения триггера

№ варианта Требуемый триггер Исходный триггер Минимальная форма
1, 7, 13, 19 МДНФ
2, 8, 14, 20 МДНФ
3, 9, 15 МДНФ
4, 10, 16 МКНФ
5, 11, 17 МКНФ
6, 12, 18 МКНФ

Содержание отчета:

1) название, цель работы, задание;

2) проектирование схемы в соответствии с планом задания (п.п. 1 – 6 задания);

3) результаты моделирования схемы триггера в HDL Bencher.

Пример выполнения работы.

Исходные данные: требуемый триггер – , исходный триггер – , вид минимальной формы – МКНФ.

1‑й этап. Построение совмещенной таблицы переходов и выходов триггера как автомата Мура (табл. 5.8). Следующее состояние формируется на основе таблиц 5.1 – 5.5, а функции возбуждения – на основе табл. 5.6.

Таблица 5.8. Совмещенная таблица переходов и выходов ‑триггера, построенного на основе ‑триггера (при )

Входной сигнал Текущее состояние Следующее состояние Функция возбуждения
       
       
       
       

2‑й этап. Нахождение СовКНФ ФВ триггера (см. табл. 5.8):

. (5.1)

3‑й этап. Нахождение МДНФ ФВ триггера с помощью карт Карно:

. (5.2)

4‑й этап. Построение ЛС ‑триггера в универсальном базисе на основе полученной ФВ (5.2) (рис. 5.7).

Рис. 5.7. ‑триггер, построенный на основе триггера

5‑й этап. Построение временных диаграмм для полученных ЛС триггера (рис. 5.8)

Рис. 5.8. Временные диаграммы работы ‑триггера

6‑й этап. Написание программы на языке VHDL, реализующей ‑триггер.

library IEEE;

use IEEE.STD_LOGIC_1164.ALL;

use IEEE.STD_LOGIC_ARITH.ALL;

use IEEE.STD_LOGIC_UNSIGNED.ALL;

 

entity lab5_vhdl is

Port (T: in std_logic;

c: in std_logic;

Q: out std_logic);

end lab5_vhdl;

 

architecture Behavioral of lab5_vhdl is

 

SIGNAL U: STD_LOGIC; -- сигнал функции возбуждения

SIGNAL Q_IN: STD_LOGIC; -- сигнал Q, используемый в цепочке обратной связи

 

begin

 

U <= (T OR Q_IN) AND ((NOT T) OR (NOT Q_IN));

Q <= Q_IN;

 

PROCESS(c)

BEGIN

IF (c = '1' AND c'EVENT) -- условие задает способ тактирования по переднему фронту

THEN Q_IN <= U;

END IF;

END PROCESS;

 

end Behavioral;

7‑й этап. Моделирование работы T ‑триггера в HDL Bencher.

Окно временной инициализации Initialize Timing с необходимыми значениями параметров для моделирования синхронных схем показано на рис. 5.9. Результаты моделирования T ‑триггера приведены на рис. 5.10.

Рис. 5.9. Окно временной инициализации тестового вектора

 

Рис. 5.10. Результаты моделирования T ‑триггера в HDL Bencher

8‑й этап. Получение конфигурационной последовательности T ‑триггера для конкретной микросхемы ПЛИС и просмотр размещения проекта внутри микросхемы в редакторе связей Floorplanner (рис. 5.11).

На рис. 5.11 с ножки F1 на функциональный генератор G секции X0Y12 поступает входной сигнал Т, а с выхода аппаратного триггера Y снимается выходной сигнал Q, идущий на ножку G1. Сигнал синхронизации c на рис. 5.11 не показан.

Рис. 5.11. Результаты размещения T ‑триггера в микросхеме XC2V40-4-CS144

Контрольные вопросы:

1. Особенности минимизации неполностью определенных ПФ.

2. Построить совмещенную таблицу переходов и выходов требуемого триггера на основе заданного.

3. Найти МДНФ и МКНФ функций возбуждения заданного триггера.

4. Построить схему заданного триггера в универсальном базисе.

5. Преобразовать ФВ триггера из универсального базиса в базисы Пирса и Шеффера.

6. Построить схему заданного триггера в базисах Пирса и Шеффера.

7. Построить временные диаграммы работы заданного триггера.

ЛАБОРАТОРНАЯ РАБОТА № 6



Поделиться:




Поиск по сайту

©2015-2024 poisk-ru.ru
Все права принадлежать их авторам. Данный сайт не претендует на авторства, а предоставляет бесплатное использование.
Дата создания страницы: 2016-04-27 Нарушение авторских прав и Нарушение персональных данных


Поиск по сайту: